半導体記憶装置

発明者： , , , ,
出願人/特許権者： ,
代理人 (1件)：野河信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-190386
公開番号（公開出願番号）：特開2003-007866
出願日： 2001年06月22日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置を提供することを目的とする。【解決手段】半導体基板と、少なくとも1つの島状半導体層と、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷畜積層と、該電荷蓄積層の上に形成された制御ゲートとから構成される少なくとも1つのメモリセル及び該メモリセルの少なくとも一方の端部に形成され、該メモリセルに対して直列に配置されてなる前記メモリセルを選択するためのゲート電極からなる半導体記憶装置であって、前記電荷蓄積層の少なくとも1つが、前記島状半導体層の側壁に形成された窪みの内部にその一部を配置してなる半導体記憶装置。

請求項（抜粋）：

半導体基板と、少なくとも1つの島状半導体層と、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷畜積層と、該電荷蓄積層の上に形成された制御ゲートとから構成される少なくとも1つのメモリセルを有する半導体記憶装置であって、前記電荷蓄積層の少なくとも1つが、前記島状半導体層の側壁に形成された窪みの内部にその一部を配置してなることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

Fターム (35件)：

5F083EP03 , 5F083EP22 , 5F083EP33 , 5F083EP34 , 5F083EP49 , 5F083EP55 , 5F083EP76 , 5F083ER03 , 5F083ER09 , 5F083ER14 , 5F083ER22 , 5F083ER23 , 5F083ER30 , 5F083GA09 , 5F083HA02 , 5F083JA04 , 5F083JA36 , 5F083LA12 , 5F083LA16 , 5F083NA01 , 5F083NA08 , 5F083PR07 , 5F083PR37 , 5F083PR39 , 5F083PR40 , 5F101BA12 , 5F101BA13 , 5F101BA29 , 5F101BA36 , 5F101BB02 , 5F101BC02 , 5F101BC11 , 5F101BD34 , 5F101BE05 , 5F101BE06

引用特許：

審査官引用 (4件)

半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平5-126958 出願人：株式会社東芝
積層ゲート型不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平8-171862 出願人：ソニー株式会社
特開平4-079369

全件表示

前のページに戻る