特許
J-GLOBAL ID：201403047102338822

エラー検出装置及びエラー検出方法

発明者：
田中 伸明

田中 伸明 について


出願人/特許権者：
富士通フロンテック株式会社

富士通フロンテック株式会社 について


代理人 (1件)： 大菅 義之
公報種別：公開公報
出願番号（国際出願番号）：特願2012-235186
公開番号（公開出願番号）：特開2014-086924
出願日： 2012年10月24日
公開日（公表日）： 2014年05月12日
要約：
【課題】バッファメモリにおいて、メモリ幅を変えずにエラー検出を可能なエラー検出装置を提供する。【解決手段】所定の長さの入力データを一時的に記憶し、前記所定の長さの出力データを出力する記憶装置により前記入力データを転送する際のエラーを検出するエラー検出装置であって、前記所定の長さの保持データを記憶する記憶部と、前記保持データの初期値を前記記憶部に設定し、前記入力データと前記保持データとの第1の排他的論理和を算出し、前記出力データと前記第1の排他的論理和との第2の排他的論理和を算出する論理制御回路と、前記第2の排他的論理和が前記初期値と一致しない場合に、エラーが発生していると判別する判別回路と、を有することを特徴とするエラー検出装置を提供する。【選択図】図1
請求項（抜粋）：
所定の長さの入力データを一時的に記憶し、前記所定の長さの出力データを出力する記憶装置により前記入力データを転送する際のエラーを検出するエラー検出装置であって、 前記所定の長さの保持データを記憶する記憶部と、 前記保持データの初期値を前記記憶部に設定し、前記入力データと前記保持データとの第1の排他的論理和を算出し、前記出力データと前記第1の排他的論理和との第2の排他的論理和を算出する論理制御回路と、 前記第2の排他的論理和が前記初期値と一致しない場合に、エラーが発生していると判別する判別回路と、 を有することを特徴とするエラー検出装置。
IPC (2件)：
H04L 1/00 ,  G06F 11/00
FI (2件)：
H04L1/00 A ,  G06F11/00 320A
Fターム (2件)：
5K014BA01 ,  5K014FA08
引用特許：
出願人引用 (5件)
全件表示
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM