特許

J-GLOBAL ID：201403090805421112

クロック生成装置およびクロックデータ復元装置

発明者： 浅田 邦博 ,  飯塚 哲也 ,  三浦 賢 ,  石曽根 洋平 ,  村上 芳道 ,  久保 俊一 ,  山本 周平
出願人/特許権者： ザインエレクトロニクス株式会社
代理人 (3件)： 長谷川 芳樹 ,  黒木 義樹 ,  柴田 昌聰
公報種別：公開公報
出願番号（国際出願番号）：特願2012-203212
公開番号（公開出願番号）：特開2014-060520
出願日： 2012年09月14日
公開日（公表日）： 2014年04月03日
要約：

【課題】回路規模を小さくすることができるクロックデータ復元装置およびクロック生成装置を提供する。【解決手段】クロックデータ復元装置1は、入力信号(Data In)に基づいて復元クロック(Recovered Clock)および復元データ(Recovered Data)を生成するものであって、信号選択部10、位相遅延部20、時間測定部30、位相選択部40、エッジ検出部50、極性検出部60、論理反転部70およびデータ出力部80を備える。信号選択部10、位相遅延部20、時間測定部30および位相選択部40は、クロック生成装置1Aを構成する。位相遅延部20は、縦続接続された複数個の遅延素子211〜21Pを含む。位相選択部40は、遅延素子211〜21Pのうちユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロック(Feedback Clock)として出力する。【選択図】図1

請求項（抜粋）：

帰還クロック、ビットレートに応じたタイミングでエッジを有するエッジ信号、および、前記エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を入力し、前記エッジ検出信号が有意レベルであるときに前記エッジ信号を選択して出力し、前記エッジ検出信号が非有意レベルであるときに前記帰還クロックを論理反転した信号を選択して出力する信号選択部と、 縦続接続された複数個の遅延素子を含み、前記信号選択部から出力される信号を前記複数個の遅延素子のうちの初段の遅延素子に入力し、前記複数個の遅延素子それぞれから各々の位置に応じた遅延量の信号を出力する位相遅延部と、 前記複数個の遅延素子それぞれから出力される信号のレベルに基づいて、前記エッジ信号の或るエッジのタイミングから1ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する時間測定部と、 前記複数個の遅延素子のうち前記時間測定部により測定された前記ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して前記帰還クロックとして出力するとともに、前記複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択して前記エッジ信号のビットレートに対応する周波数のクロックとして出力する位相選択部と、 を備えることを特徴とするクロック生成装置。

IPC (1件)：

H04L 7/02

FI (1件)：

H04L7/02 Z

Fターム (8件)：

5K047AA15 ,  5K047GG09 ,  5K047GG10 ,  5K047GG24 ,  5K047GG29 ,  5K047GG56 ,  5K047MM59 ,  5K047MM63

引用特許：

出願人引用 (2件)

• 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路
  公報種別：公開公報   出願番号：特願2010-130307   出願人：ソニー株式会社
• シンボル同期回路
  公報種別：公開公報   出願番号：特願2008-048305   出願人：松下電器産業株式会社