特許
J-GLOBAL ID：201403092657974789
半導体集積回路とその設計方法及び製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人共生国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-134564
公開番号（公開出願番号）：特開2014-010839
出願日： 2013年06月27日
公開日（公表日）： 2014年01月20日
要約：
【課題】導電ライン、特にゲートラインのオーバーヘッドにより発生する寄生キャパシタンスを最小化させる半導体集積回路とその設計方法及び製造方法を提供する。【解決手段】本発明のFinFET構造を有する半導体集積回路の設計方法は、設計する半導体集積回路のプリ・シミュレーションを行うステップと、プリ・シミュレーションに基づいて、第1及び第2素子領域と該第1及び第2素子領域を横切って延びる第1導電ラインとを含む半導体集積回路の構成要素のレイアウトをデザインするステップと、第1素子領域と第2素子領域との間に配置されて第1導電ラインを電気的に切断する第1切断領域により生成される第1導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって、第1切断領域を変更するステップと、を有する。【選択図】図1
請求項（抜粋）：
FinFET構造を有する半導体集積回路の設計方法であって、
設計する半導体集積回路のプリ・シミュレーションを行うステップと、
前記プリ・シミュレーションの結果に基づいて、第1及び第2素子領域と該第1及び第2素子領域を横切って延びる第1導電ラインとを含む前記半導体集積回路の構成要素のレイアウトをデザインするステップと、
前記第1素子領域と第2素子領域との間に配置されて前記第1導電ラインを電気的に切断する第1切断領域により生成される前記第1導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって前記第1切断領域を変更するステップと、を有することを特徴とする半導体集積回路の設計方法。
IPC (2件)：
FI (2件)：
G06F17/50 658N
, H01L21/82 D
5B046AA08
, 5B046BA04
, 5B046JA03
, 5B046JA04
, 5F064AA04
, 5F064BB05
, 5F064CC12
, 5F064CC26
, 5F064DD03
, 5F064DD14
, 5F064DD24
, 5F064EE27
, 5F064EE43
, 5F064HH06
, 5F064HH10
