文献

J-GLOBAL ID：201502202051106522   整理番号：15A1280180

Cu充填Al陽極酸化膜を用いた高密度3次元実装技術の開発

Development of 3-D Packaging Technology Based on Cu-Filled Anodic Aluminum Oxide

著者 (5件)： 深澤亮 (新光電気工業) ,  山下広祐 (富士フイルム エレクトロニクスマテリアルズ研) ,  山崎智生 (新光電気工業) ,  堀田吉則 (富士フイルム エレクトロニクスマテリアルズ研) ,  堀内道夫 (新光電気工業)
資料名： エレクトロニクス実装学会誌  (Journal of Japan Institute of Electronics Packaging)
巻： 18  号： 7  ページ： 503-510  発行年： 2015年11月01日 
JST資料番号： S0579C  ISSN： 1343-9677  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 高密度3次元実装に向けて,SOV(Sea Of Via)という設計コンセプトと,Cu充填Al陽極酸化膜(Cu-AAO)という材料を組み合わせたインターポーザーを開発している。Cu-AAOは,無数の微細Cu貫通導体が整列配置した構造を有する基材であり,自由な形状の垂直伝送路を,任意の位置に形成することができる。本研究では,その特徴を利用し,Cu-AAOをコア基板に適用することで,狭ピッチでかつ同軸構造の垂直伝送路を持つインターポーザーを作製した。そしてその両面にTEG(Test Element Group)チップを実装し,垂直伝送路を介して,チップ間を3次元的に最短距離iで接続できることを示した。(著者抄録)

シソーラス用語： *銅 ,  *充填 ,  *アルミニウム ,  *陽極酸化皮膜 ,  *高密度実装 ,  *三次元 ,  *固体回路部品 ,  *コア構造 ,  *基板 ,  伝送線路 ,  ピッチ【機械要素】 ,  半導体チップ ,  回路試験器 ,  バイアホール ,  同軸線路 ,  シミュレーションモデル ,  フォトリソグラフィー ,  パターン形成 ,  位置決め ,  走査電子顕微鏡 ,  電子顕微鏡観察
準シソーラス用語： インターポーザ ,  伝送路

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

引用文献 (22件)：

• 1) 傳田精一:“TSVによる3次元実装技術の動向,”電子情報通信学会論文誌,Vol. 96, No. 11, pp. 319-326, 2013
• 2) N. Shimizu, H. Arisaka, N. Koizumi, S. Sunohara, A. Rokugawa, and T. Koyama: “Development of Organic Multi Chip Package for High Performance Application,” Proc. 46th IMAPS, pp. 414-419, 2013
• 3) K. Oi, S. Otake, N. Shimizu, S. Watanabe, Y. Kunimoto, T. Kurihara, T. Koyama, M. Tanaka, L. Aryasomayajula, and Z. Kutlu: “Development of New 2.5D Package with Novel Integrated Organic Interposer Substrate with Ultra-fine Wiring and High Density Bumps,” Proc. 64th ECTC, pp. 348-353, 2014
• 4) B. Banijamali, S. Ramalingam, K. Nagarajan, and R. Chaware: “Advanced Reliability Study of TSV Interposers and Interconnects for the 28 nm Technology FPGA,” Proc. 61st ECTC, pp. 285-290, 2011
• 5) (編)実装技術ロードマップ実行委員会:“2013年度版 日本実装技術ロードマップ,” pp. 144-150,電子情報技術産業協会(JEITA) Jisso技術ロードマップ専門委員会,2013年6月

タイトルに関連する用語 (6件)： Cu ,  Al ,  陽極酸化膜 ,  高密度 ,  3次元実装 ,  開発