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J-GLOBAL ID：201502211703721389   整理番号：15A0052114

メモリセル電位を適応的に降圧して書き込み動作範囲を低電圧化した1電源6-Tr CMOS SRAMの開発

A Low Supply Voltage Six-Transistor CMOS SRAM Employing Adaptively Lowering Memory Cell Supply Voltage for “Write” Operation

著者 (3件)： 小林伸彰 (中央大 大学院理工学研究科) ,  伊藤隆祐 (中央大 大学院理工学研究科) ,  榎本忠儀 (中央大 大学院理工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 114  号： 231(VLD2014 60-71)  ページ： 33-38  発行年： 2014年09月25日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 低電圧データ書き込み・データ読み出しを可能とし,待機時のデータ保持と低消費電力化を両立した1電源6-Tr CMOS SRAMを開発した。本SRAM実現のため,メモリセルへの供給電圧を書き込み時とデータ保持時に降圧し,読み出し時に昇圧する電圧レベル変換(Self-controllable Voltage Level;SVL)回路,ワード線への供給電圧を書き込み時に昇圧し,読み出し時に降圧するSVL回路を開発し,2-kbit 90-nm CMOS SRAMに適用した。閾値電圧のばらつき幅が+6σの時,データ書き込みを可能とする電源電圧(V_DD)の最小値は,従来形SRAMが0.37Vであったのに対して,改良形SRAMは0.22Vまで引き下げることができた。これより,SVL回路が低電圧データ書き込みに極めて有効であることがわかった。なお,SVL回路の面積オーバーヘッドは従来形SRAMの1.383%であった。(著者抄録)

シソーラス用語： *半導体 ,  SRAM ,  電圧 ,  データ ,  入出力 ,  消費電力 ,  電気回路 ,  *省エネルギー ,  酸化物 ,  CMOS
準シソーラス用語： 低消費電力化 ,  *低電圧 ,  電圧レベル変換回路

分類 (2件)： 酸化物の結晶成長  (BK13050I) ,  エネルギー消費・省エネルギー  (LD01000B)

引用文献 (9件)：

• M.J.M. Pelgrom, A.C.J. Duinmaijer and A.P.G. Welbers, "Matching properties of MOS transistors", IEEE Jour. of Solid-State Circuits", vol. 24, no. 5, pp. 1433-1439, Oct. 1989.
• S. Ohbayashi, M. Yabuuchi, K. Nii, Y. Tsukamoto, S. Imaoka, Y. Oda, M. Igarashi, M. Takeuchi, H. Kawashima, H. Makino, Y. Yamaguchi, K. Tsukamoto, M. Inuishi, K. Ishibashi and H. Shinohara, "A 65 nm SoC embedded 6T-SRAM design for manufacturing with read and write cell stabilizing circuits", Symp. VLSI Circuits, pp. 17-18, June 2006.
• 新居、薮内、藤原、塚本、石井、松村、松田、「低コスト・マルチV_t非対称HaloMOSによるV_min改善とスタンバイリーク低減を実現した45nm 6T-SRAM」、信学技報、ICD2013-58、pp. 53-57、 2013年8月2日。
• Y.H. Chen, W.M. Chan, S.Y. Chou, H.J. Liao, H.Y. Pan, J.J. Wu, C.H. Lee, S.M. Yang, Y.C. Liu and H. Yamauchi, "A 0.6V 45nm adaptive dual-rail SRAM complier circuit design for lower V_DD-min VLSIs", Symp. VLSI Circuits, pp. 210-211, June 2008.
• L. Chang, P.K. Montoye, Y. Nakamura, Y.K. Batson, R.J. Eickemeyer, R.H. Dennard, W. Haensch and D. Jamsek, "An 8T-SRAM for variability tolerance and low-voltage operation in high-performance caches", IEEE Jour. Solid-State Circuits, vol. 43. No. 4, pp. 956-963, April 2008.

タイトルに関連する用語 (10件)： メモリセル ,  電位 ,  適応 ,  降圧 ,  書き込み動作 ,  低電圧 ,  TR ,  CMOS ,  SRAM ,  開発