特許

J-GLOBAL ID：201503012525517804

プログラマブル回路と埋込型プロセッサシステムとを伴う集積回路

発明者： アライア,ウィリアム・イー ,  テイラー,ブラッドリー・エル ,  ルー,ティン ,  デュッタ,サンディープ ,  クロッティ,パトリック・ジェイ ,  バザルガン,ハッサン・ケイ ,  グエン,ハイ・ブイ ,  ボンゲ,シャシャンク
出願人/特許権者： ザイリンクス インコーポレイテッド
代理人 (1件)： 特許業務法人深見特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2013-555429
特許番号：特許第5826865号
出願日： 2012年01月30日
請求項（抜粋）：

【請求項1】 集積回路であって、 プログラムコードを実行するように構成されるコアを有するコアコンプレックスを含むプロセッサシステムを含み、前記プロセッサシステムは、ハードワイヤードであり、かつ前記プロセッサシステム内に位置するプロセッサハードウェアリソースを含み、前記集積回路はさらに、 異なる物理的回路を実現するよう設定可能であり、かつ前記プロセッサシステムに結合されるプログラマブル回路を含み、 前記プログラマブル回路は前記コアコンプレックスと前記プロセッサハードウェアリソースの使用を共有するように構成され、 前記プロセッサハードウェアリソースは、インターフェイスを与えるとともに、前記プログラマブル回路および前記コアコンプレックスに割込信号を生成するように構成される入出力(I/O)装置であり、 前記割込信号に応答して、 前記コアコンプレックスがハードウェアロッキング機構により前記プロセッサハードウェアリソースに対する制御を許可されるときには、前記コアコンプレックスが前記割込信号を処理し、 前記プログラマブル回路が前記ハードウェアロッキング機構により前記プロセッサハードウェアリソースに対する制御を許可されるときには、前記プログラマブル回路が前記割込信号を処理する、集積回路。

IPC (6件)：

G06F 9/48 ( 200 6.01) ,  H03K 19/173 ( 200 6.01) ,  G06F 9/50 ( 200 6.01) ,  G06F 9/52 ( 200 6.01) ,  G06F 12/08 ( 200 6.01) ,  G06F 9/38 ( 200 6.01)

FI (6件)：

G06F 9/46 311 B ,  H03K 19/173 101 ,  G06F 9/46 462 Z ,  G06F 9/46 472 Z ,  G06F 12/08 551 Z ,  G06F 9/38 370 C

引用特許：

審査官引用 (6件)

• プログラマブル論理回路
  公報種別：公開公報   出願番号：特願2003-285469   出願人：松下電器産業株式会社
• I/O時分割データ処理装置
  公報種別：公開公報   出願番号：特願2001-280999   出願人：株式会社日立製作所
• 特許第7724028号
  
• 埋込み固定論理回路をサポートする相互接続ロジックを有するプログラマブルゲートアレイ
  公報種別：公表公報   出願番号：特願2003-533144   出願人：ザイリンクスインコーポレイテッド
• チップ搭載システムのためのバス・アーキテクチャ
  公報種別：公開公報   出願番号：特願2001-176864   出願人：アルテラ・コーポレーション
• 半導体装置
  公報種別：公開公報   出願番号：特願2002-215062   出願人：株式会社ルネサステクノロジ