特許
J-GLOBAL ID：201503017254926268
半導体装置の製造方法および半導体装置
発明者：
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出願人/特許権者：
代理人 (4件)：
筒井 大和
, 菅田 篤志
, 筒井 章子
, 坂次 哲也
公報種別：特許公報
出願番号（国際出願番号）：特願2012-028261
公開番号（公開出願番号）：特開2013-012707
特許番号：特許第5816570号
出願日： 2012年02月13日
公開日（公表日）： 2013年01月17日
請求項（抜粋）：
【請求項1】 活性部と、前記活性部の外側の外周部とを有し、前記活性部にIGBTの素子が形成された半導体装置の製造方法であって、
(a)前記IGBTのベース層となるn型を示す基板を準備する工程、
(b)前記基板の主面上に、第1の厚さを有する複数の厚膜部と前記第1の厚さよりも薄い第2の厚さを有する薄膜部とを含む第1絶縁膜を形成する工程、
(c)前記第1絶縁膜の前記薄膜部に前記基板に達する離間部を形成する工程、
(d)前記第1絶縁膜の前記薄膜部上に厚さ20nm〜100nmのn型を示す表面半導体層を、前記離間部を埋め込んで形成する工程、
(e)前記活性部の前記表面半導体層内にp型を示す前記IGBTのチャネル層を形成する工程、
(f)前記活性部の前記表面半導体層内に、前記チャネル層と接するように前記チャネル層より高濃度のp型を示す前記IGBTのエミッタ層を形成する工程、
(g)前記活性部の前記表面半導体層の表面に前記IGBTのゲート絶縁膜を形成する工程、
(h)前記ゲート絶縁膜上に前記IGBTのゲート電極を形成する工程、
(i)前記活性部の前記表面半導体層内にn型を示す不純物を導入して、前記ゲート電極の両側の前記表面半導体層に前記IGBTの第1ソース層を形成する工程、
(j)前記ゲート電極の側面にサイドウォールを形成する工程、
(k)前記活性部の前記表面半導体層内にn型を示す不純物を導入して、前記サイドウォールの両側の前記表面半導体層に前記第1ソース層より高濃度の前記IGBTの第2ソース層を形成する工程、
(l)前記基板の主面上に第1酸化膜、窒化膜、および第2酸化膜からなる層間絶縁膜を形成する工程、
(m)前記窒化膜をエッチングストッパとして、前記第2酸化膜をエッチングした後、前記窒化膜および前記第1酸化膜を順次エッチングして、前記エミッタ層および前記第2ソース層に達する開口部を前記層間絶縁膜に形成する工程、
(n)前記エミッタ層上および前記第2ソース層上に、前記エミッタ層および前記第2ソース層と電気的に接続する前記IGBTのエミッタ電極を形成する工程、
(o)前記基板を裏面から薄くして、前記IGBTの前記ベース層を形成する工程、
(p)前記基板の裏面にn型を示す前記IGBTのバッファ層を形成する工程、
(q)前記基板の裏面にp型を示す前記IGBTのコレクタ層を形成する工程、
(r)前記コレクタ層と電気的に接続する前記IGBTのコレクタ電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/336 ( 200 6.01)
, H01L 29/78 ( 200 6.01)
, H01L 29/739 ( 200 6.01)
H01L 29/78 658 F
, H01L 29/78 655 Z
, H01L 29/78 652 M
, H01L 29/78 652 D
出願人引用 (5件)
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審査官引用 (5件)
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