少なくとも2個のマスクを使用する階段形成

発明者： , ,
出願人/特許権者：
代理人 (2件)：大菅義之 , 野村泰久
公報種別：公表公報
出願番号（国際出願番号）：特願2015-520689
公開番号（公開出願番号）：特表2015-525971
出願日： 2013年07月03日
公開日（公表日）： 2015年09月07日
要約：

例えばメモリデバイスなどにおいて、少なくとも2個のマスクを使用する階段形成のための装置および方法が提供される。1つの方法例は、第1露出エリアを画成するために第1マスクを伝導性物質の上方に形成することと、第2露出エリアを画成するために第1露出エリアの1部分の上方に第2マスクを形成することと、を含み得る。なお第2露出エリアは第1露出エリアよりも小さい。伝導性物質は第2露出エリアから除去される。第2マスクの初期第1寸法は第1露出エリアの第1寸法よりも小さく、第2マスクの初期第2寸法は少なくとも、第1露出エリアの第2寸法と、第2マスクの初期第1寸法と階段構造の形成後における第2マスクの最終第1寸法との間の差異に等しい距離と、の合計である。【選択図】図7A

請求項（抜粋）：

メモリ構造体を形成するための方法であって、第1露出エリアを画成するために伝導性物質の上方に第1マスクを形成することと、前記第1露出エリアよりも小さい第2露出エリアを画成するために前記第1露出エリアの1部分の上方に第2マスクを形成することと、前記第2露出エリアから伝導性物質を除去することと、を含み、前記第2マスクの初期第1寸法は前記第1露出エリアの第1寸法よりも小さく、前記第2マスクの初期第2寸法は少なくとも、前記第1露出エリアの第2寸法と、前記第2マスクの前記初期第1寸法と階段構造の形成後における前記第2マスクの最終第1寸法との間の差異に等しい距離と、の合計である、方法。

IPC (6件)：

H01L 21/824 , H01L 27/115 , H01L 21/336 , H01L 29/788 , H01L 29/792 , H01L 27/10

FI (3件)：

H01L27/10 434 , H01L29/78 371 , H01L27/10 481

Fターム (27件)：

5F083EP22 , 5F083EP33 , 5F083EP34 , 5F083EP76 , 5F083ER23 , 5F083GA10 , 5F083GA27 , 5F083KA01 , 5F083KA05 , 5F083KA11 , 5F083LA00 , 5F083LA11 , 5F083LA12 , 5F083LA16 , 5F083LA20 , 5F083PR06 , 5F083PR07 , 5F083PR40 , 5F083ZA08 , 5F101BB02 , 5F101BD16 , 5F101BD22 , 5F101BD27 , 5F101BD30 , 5F101BD34 , 5F101BE07 , 5F101BH13

引用特許：

審査官引用 (2件)

Eビーム放射を使用した、改良されたトランジスタゲート
公報種別：公表公報出願番号：特願2002-576026 出願人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
不揮発性半導体記憶装置、及びその製造方法
公報種別：公開公報出願番号：特願2009-033974 出願人：株式会社東芝

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