特許
J-GLOBAL ID：201003060399255626
不揮発性半導体記憶装置、及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-033974
公開番号（公開出願番号）：特開2010-192589
出願日： 2009年02月17日
公開日（公表日）： 2010年09月02日
要約：
【課題】占有面積を縮小化させた不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置100は、メモリ領域AR1、周辺領域AR2を備える。メモリ領域AR1は、垂直方向に延びるメモリ柱状半導体層35と、その側面を取り囲むように形成された電荷蓄積層34bと、電荷蓄積層34cを取り囲むように形成された第1〜第4ワード線導電層31a〜31dとを備える。周辺領域AR2は、第1〜第4ワード線導電層31a〜31dと同層に形成された第1〜第4ダミーワード線導電層71a〜71dを備える。メモリ領域AR1の端部近傍にて、第1〜第4ワード線導電層31a〜31dの端部は、階段部STを構成する。メモリ領域AR1を囲む周辺領域AR2の端部近傍にて、第1〜第4ダミーワード線導電層71a〜71dの端部は、揃うように形成されている。【選択図】図4
請求項（抜粋）：
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングとして機能する第1領域、及び前記第1領域の周辺に設けられた第2領域を備え、
前記第1領域は、
基板に対して垂直方向に延びる柱状部を含む半導体層と、
前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する、積層された複数の第1導電層とを備え、
前記第2領域は、前記複数の第1導電層と同層に形成された複数の第2導電層を備え、
前記第1領域の端部近傍にて、前記複数の第1導電層は、その端部の位置が異なるように階段状に形成された階段部を構成し、
前記第1領域を囲む前記第2領域の端部近傍にて、前記複数の第2導電層は、その端部の位置が前記基板に略垂直な方向において揃うように形成されている
ことを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/824
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L29/78 371
, H01L27/10 434
5F083EP18
, 5F083EP33
, 5F083EP34
, 5F083EP48
, 5F083EP76
, 5F083ER22
, 5F083GA10
, 5F083JA04
, 5F083KA01
, 5F083LA12
, 5F083LA20
, 5F083MA06
, 5F083MA16
, 5F101BA45
, 5F101BD16
, 5F101BD34
, 5F101BE07
, 5F101BH23
