文献

J-GLOBAL ID：201602224052194134   整理番号：16A1305521

3 次元IC 積層実装技術の実用化への取り組み -基盤技術から実用技術へどのようにしてステップアップするのか?-

著者 (13件)： 青柳昌宏 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  居村史人 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  加藤史樹 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  菊地克弥 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  渡辺直也 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  鈴木基史 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  仲川博 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  岡田義邦 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  横島時彦 (早稲田大学理工学術院) ,  山地泰弘 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  根本俊介 (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  TUNG Bui Thanh (産業技術総合研究所 ナノエレクトロニクス研究部門) ,  SAMSON Melamed (産業技術総合研究所 ナノエレクトロニクス研究部門)
資料名： Synthesiology  (Synthesiology)
巻： 9  号： 1  ページ： 1-14(J-STAGE)  発行年： 2016年 
JST資料番号： L6839A  ISSN： 1882-6229  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： ICデバイスを縦方向に積層して実装集積する3次元IC積層実装技術は,半導体デバイス,MEMSデバイス,パワーデバイス等の集積技術として,従来の基板面内での2次元的な集積化に加えて,基板を積層して3次元的に集積化できるため,近年,期待が高まっている。この論文では,半導体デバイスの3次元IC積層実装に求められる高密度・高集積の電子ハードウエア構築基盤技術を確立させるとともに,企業と連携して量産化技術への開発支援も行いながら,実用化に向けた応用システム開発の流れを作り出すために実施した,初期の応用フェーズの研究開発について,報告する。(著者抄録)

シソーラス用語： 半導体素子 ,  *集積回路 ,  MEMS ,  バイアホール ,  高密度実装
準シソーラス用語： 3D実装 ,  MEMSデバイス ,  TSV【配線】 ,  パワーデバイス ,  *三次元集積回路 ,  半導体デバイス

著者キーワード (10件)： 半導体デバイス ,  IC ,  3 次元積層 ,  実装 ,  TSV ,  Semiconductor device ,  IC ,  3D stacking ,  packaging ,  TSV

分類 (2件)： プリント回路  (NA05040O) ,  混成集積回路  (NC03163K)

引用文献 (38件)：

• [1] 矢野経済研究所: 携帯電話の世界市場に関する調査結果2015, レポートサマリー, (2015).
• [2] 竹井淳: CPUアーキテクチャーの変遷, 第8回CKP研究会,(2012).
• [3] 配線板製造技術委員会: SiPの技術ロードマップ, エレクトロニクス実装学会誌, 9 (1), 13-19 (2006).
• [4] M. Koyanagi, H. Kurino, K. W. Lee, K. Sakuma, N.Miyakawa and H. Itani: Future system-on-silicon LSI chips,IEEE Micro, 18 (4), 17-22 (1998).
• [5] T. Fukushima, H. Kikuchi, Y. Yamada, T. Konno, J. Liang, K. Sasaki, K. Inamura, T. Tanaka and M. Koyanagi: New three-dimensional integration technology based on reconfigured wafer-on-wafer bonding technique, IEEE Int. El. Devices Meet. (IEDM), 985-988 (2007).

タイトルに関連する用語 (5件)： 次元 ,  IC ,  実装 ,  実用化 ,  基盤