特許

J-GLOBAL ID：201603000896529847

単一のプロセスを用いて高性能ロジックおよびアナログ回路をイネーブルするプロセス/設計方法論

発明者： シャン チ ,  アルバート ラトナクマー ,  ジェフリー シャオチ タン ,  ウェイチ ディン
出願人/特許権者： アルテラ コーポレイション
代理人 (2件)： 山本 秀策 ,  森下 夏樹
公報種別：特許公報
出願番号（国際出願番号）：特願2012-003044
公開番号（公開出願番号）：特開2012-119701
特許番号：特許第5986384号
出願日： 2012年01月11日
公開日（公表日）： 2012年06月21日
請求項（抜粋）：

【請求項1】 アナログ回路の性能を向上させる方法であって、該方法は、 複数のトランジスタを有する回路を提供することであって、該複数のトランジスタは、NMOSトランジスタのセットおよびPMOSトランジスタのセットを含む、ことと、 該NMOSトランジスタのセットを第1の電圧ソースに連結することと、 該PMOSトランジスタのセットを第2の電圧ソースに連結することと、 各選択されたNMOSトランジスタのボディ端子に対して該第1の電圧ソースを適用することによって、該NMOSトランジスタのセットの一部を選択的にバイアスし、各選択されたPMOSトランジスタのボディ端子に対して該第2の電圧ソースを適用することによって、該PMOSトランジスタのセットの一部を選択的にバイアスすることと を包含し、 該第1の電圧ソースおよび該第2の電圧ソースは、順方向バイアスおよび逆方向バイアスを提供するように修正可能であり、 該第1の電圧ソースおよび該第2の電圧ソースは、該NMOSトランジスタまたは該PMOSトランジスタのそれぞれのセットからトランジスタの一部を選択するように修正可能であり、 該回路の通常動作モードにおいて、該第1の電圧ソースは、該NMOSトランジスタのセットの第1のサブセットのそれぞれのボディ端子に順方向バイアスを提供することにより、該NMOSトランジスタの該第1のサブセットの閾値電圧を該NMOSトランジスタの第2のサブセットの閾値電圧に整合するように修正可能であり、該第2の電圧ソースは、該PMOSトランジスタのセットの第1のサブセットのそれぞれのボディ端子に順方向バイアスを提供することにより、該PMOSトランジスタの該第1のサブセットの閾値電圧を該PMOSトランジスタの第2のサブセットの閾値電圧に整合するように修正可能であり、 該回路の電力セーブモードにおいて、該第1の電圧ソースおよび該第2の電圧ソースは、該複数のトランジスタのそれぞれの該ボディ端子に逆方向バイアスを提供することにより、該複数のトランジスタをオフにし、これにより、該回路をディセーブルするように修正可能である、方法。

IPC (5件)：

H01L 21/822 ( 200 6.01) ,  H01L 27/04 ( 200 6.01) ,  H01L 21/8238 ( 200 6.01) ,  H01L 27/092 ( 200 6.01) ,  H03F 3/343 ( 200 6.01)

FI (4件)：

H01L 27/04 G ,  H01L 27/08 321 B ,  H01L 27/08 321 L ,  H03F 3/343 A

引用特許：

審査官引用 (4件)

• 半導体集積回路および電源電圧・基板バイアス制御回路
  公報種別：公開公報   出願番号：特願2003-372615   出願人：株式会社東芝
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願2002-131100   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
• プログラマブルデバイスの一部にウェルバイアスを選択的にかけるための構造および方法
  公報種別：公表公報   出願番号：特願2003-529360   出願人：ザイリンクスインコーポレイテッド
• 半導体装置
  公報種別：公開公報   出願番号：特願2005-360347   出願人：株式会社ルネサステクノロジ, 国立大学法人神戸大学