特許
J-GLOBAL ID：201603001924499483
低電圧動作キャッシュメモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人グローバル知財
公報種別：特許公報
出願番号（国際出願番号）：特願2012-267445
公開番号（公開出願番号）：特開2014-115723
特許番号：特許第6024897号
出願日： 2012年12月06日
公開日（公表日）： 2014年06月26日
請求項（抜粋）：
【請求項1】 タグにより構成されるデータ格納構造を備え、複数のメモリセルブロックから構成されるキャッシュウェイを複数備えるセットアソシアティブ方式のキャッシュメモリにおいて、
前記メモリセルブロックは、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成されるメモリセルと、隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、から成り、
前記メモリセルブロック毎に、
1ビットが1個のメモリセルで構成される通常モードから、隣接する2個のメモリセルを連結して1ビットが2個のメモリセルで構成される高信頼モードへと切り替えできる回路構成であり、
前記メモリセルブロックがオフラインもしくはオンラインで故障検出された場合に、故障検出したメモリセルブロックを高信頼モードに切り替えて、どのメモリセルが故障したかの情報を用いることなく、隣接する2つのキャッシュラインのいずれかを必ず使用するメモリセルブロックにしたことを特徴とする低電圧動作キャッシュメモリ。
IPC (3件)：
G06F 11/10 ( 200 6.01)
, G06F 12/08 ( 201 6.01)
, G06F 12/12 ( 201 6.01)
G06F 11/10 664
, G06F 12/08 553 B
, G06F 12/08 511 E
, G06F 12/08 541 B
, G06F 12/08 523 B
, G06F 12/08 577
, G06F 12/08 507 F
, G06F 12/12 551
