特許
J-GLOBAL ID：201603002779089960

メモリシステム、および情報処理システム

発明者：
筒井 直昭

筒井 直昭 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2016-035144
公開番号（公開出願番号）：特開2016-164780
出願日： 2016年02月26日
公開日（公表日）： 2016年09月08日
要約：
【課題】エラー検出訂正(ECC)回路を搭載したメモリシステムを提供する。【解決手段】メモリシステムは、メモリ、ECC回路、およびプロセッサを有する。プロセッサは、メモリシステム全体の動作を制御する。メモリは、ユーザデータ領域および管理領域を有する。管理領域には、管理テーブルとして、ユーザデータ領域のブロック別にアクセス情報が格納されている。アクセス情報の値は、アクセス回数が0であることを表す第1の値か、アクセス回数が1以上であることを表す第2の値かのいずれかである。ブロックのアクセス情報が第1の値である場合、該当するブロックに対してエラー訂正が行われ、第2の値である場合、該当するブロックのエラー検出および訂正が行われない。【選択図】図1
請求項（抜粋）：
メモリ、回路、およびプロセッサを有するメモリシステムであって、 前記メモリは、ユーザデータ領域と、管理領域とを有し、 前記ユーザデータ領域は、複数のブロックに分割され、 前記回路は、前記複数のブロックの内のブロックから読み出されたデータのエラー検出および訂正をする機能を有し、 前記管理領域には、管理テーブルとして、前記複数のブロック別にアクセス情報が格納され、 前記アクセス情報の値は、アクセス回数が0であることを表す第1の値か、前記アクセス回数が1以上であることを表す第2の値かのいずれかをとり、 前記プロセッサは、 前記アクセス情報の値を決定する機能と、 前記管理領域に対する書き込み、および読み出しを制御する機能と、 前記ユーザデータ領域に対する書き込み、および読み出しを制御する機能と、 前記回路を制御する機能と、 を有し、 前記プロセッサは、前記ブロックの前記アクセス情報が前記第2の値である場合、前記ブロックから読み出したデータのエラー検出および訂正を前記回路に実行させない制御をするメモリシステム。
IPC (7件)：
G06F 12/16 ,  G11C 11/405 ,  G11C 11/401 ,  G11C 29/42 ,  H01L 21/824 ,  H01L 27/108 ,  H01L 27/10
FI (12件)：
G06F12/16 310D ,  G06F12/16 320E ,  G11C11/34 352B ,  G11C11/34 371C ,  G11C29/00 631D ,  H01L27/10 321 ,  H01L27/10 621Z ,  H01L27/10 671C ,  H01L27/10 671Z ,  H01L27/10 621C ,  H01L27/10 481 ,  H01L27/10 681F
Fターム (49件)：
5B018GA01 ,  5B018GA02 ,  5B018HA22 ,  5B018NA10 ,  5F083AD02 ,  5F083AD06 ,  5F083AD21 ,  5F083AD24 ,  5F083AD69 ,  5F083GA01 ,  5F083GA05 ,  5F083GA06 ,  5F083GA11 ,  5F083GA25 ,  5F083HA02 ,  5F083JA02 ,  5F083JA03 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA12 ,  5F083JA19 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083JA60 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR07 ,  5F083PR21 ,  5F083PR22 ,  5F083PR25 ,  5F083PR33 ,  5F083ZA01 ,  5L106AA01 ,  5L106BB12 ,  5L106FF08 ,  5M024AA04 ,  5M024BB02 ,  5M024BB30 ,  5M024BB32 ,  5M024CC07 ,  5M024KK35
引用特許：
審査官引用 (3件)

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