特許
J-GLOBAL ID：201603015274778480
半導体素子を選択的にトランスファーする方法
発明者：
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出願人/特許権者：
代理人 (3件)：
伊東 忠重
, 伊東 忠彦
, 大貫 進介
公報種別：公表公報
出願番号（国際出願番号）：特願2016-530289
公開番号（公開出願番号）：特表2016-535449
出願日： 2013年07月29日
公開日（公表日）： 2016年11月10日
要約：
半導体素子を選択的分離する方法であって、a.第一表面及び一第二表面を有する基板を提供し;b.第一表面の上に位置する複数の半導体エピタキシャルスタック層を提供し、そのうち、複数の半導体エピタキシャルスタック層は第一半導体エピタキシャルスタック層及び第二半導体エピタキシャルスタック層を含み、第二半導体エピタキシャルスタック層と第一半導体エピタキシャルスタック層とは隔てられ、第一半導体エピタキシャルスタック層と基板との間の粘着力は、第二半導体エピタキシャルスタック層と基板との間の粘着力とは異なり;及び、c.基板から第一半導体エピタキシャルスタック層又は第二半導体エピタキシャルスタック層を選択性的に分離することを含む方法。
請求項（抜粋）：
半導体素子を選択的に分離する方法であって、
a.第一表面及び第二表面を有する基板を提供し;
b.前記第一表面に位置する複数の半導体エピタキシャルスタック層を提供し、そのうち、前記複数の半導体エピタキシャルスタック層は第一半導体エピタキシャルスタック層及び第二半導体エピタキシャルスタック層を含み、前記第二半導体エピタキシャルスタック層と前記第一半導体エピタキシャルスタック層は隔てられ、前記第一半導体エピタキシャルスタック層と前記基板との間の粘着力は、前記第二半導体エピタキシャルスタック層と前記基板との間の粘着力とは異なり;及び
c.前記基板から前記第一半導体エピタキシャルスタック層又は前記第二半導体エピタキシャルスタック層を選択的に分離するステップを含む、方法。
IPC (8件)：
H01L 33/48
, H01L 21/306
, C09J 5/00
, C09J 11/06
, C09J 9/02
, C09J 7/00
, C09J 201/00
, H01L 31/18
H01L33/48
, H01L21/306 Z
, C09J5/00
, C09J11/06
, C09J9/02
, C09J7/00
, C09J201/00
, H01L31/04 460
4J004AB01
, 4J004AB06
, 4J004FA05
, 4J040HB03
, 4J040JA09
, 4J040JB07
, 4J040JB09
, 4J040JB10
, 4J040KA32
, 4J040NA20
, 4J040PA42
, 5F043AA10
, 5F043AA24
, 5F043AA26
, 5F043AA31
, 5F043AA35
, 5F043BB30
, 5F043GG05
, 5F043GG10
, 5F142AA51
, 5F142EA02
, 5F142EA04
, 5F142EA34
, 5F142FA32
, 5F142GA01
, 5F151CB11
, 5F151CB21
, 5F151CB28
, 5F151GA02
, 5F151GA03
出願人引用 (5件)
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審査官引用 (5件)
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