特許
J-GLOBAL ID：201603017748773151

三次元高表面領域電極の製造

発明者：
ムハンマド ムジーブ-ユー-ラフマーン

ムハンマド ムジーブ-ユー-ラフマーン について

, 
アクセル シェーラー

アクセル シェーラー について


出願人/特許権者：
カリフォルニア インスティチュート オブ テクノロジー

カリフォルニア インスティチュート オブ テクノロジー について


代理人 (3件)： 杉村 憲司 ,  吉澤 雄郎 ,  塩川 未久
公報種別：公表公報
出願番号（国際出願番号）：特願2015-548024
公開番号（公開出願番号）：特表2016-508289
出願日： 2013年12月13日
公開日（公表日）： 2016年03月17日
要約：
三次元高表面電極の製造のための方法を説明する。この方法は、ピラーを設計するステップと、ピラーの形成のための材料を選択するステップと、材料をパターニングするステップと、ピラーを形成するために、パターンを転写するステップと、ピラーを絶縁するステップと、伝導率を増加するために、金属層を設けるステップとを含む。さらに、代替的に、CMOSを使用した、電極を製造するための方法を説明する。【選択図】図1
請求項（抜粋）：
三次元高表面電極を製造するための方法であって、 ピラーの一以上の特性を最適化することにより、複数のピラーを設計するステップであって、該複数のピラーは、該複数のピラーに提供される分離に応じた一以上の電極に対応する、設計するステップと、 基板上にレジストを塗布するステップであって、該基板は、シリコン又はシリコン合金である、塗布するステップと、 前記レジストをパターニングするステップであって、該パターニングは、前記複数のピラーが前記基板上に形成される位置を定義する、パターニングするステップと、 エッチングにより、前記レジストのパターンに対応する前記基板の選択部分を除去して、前記複数のピラーを形成するステップであって、該エッチングにより形成されるピラーは、5より大きいアスペクト比を有する、除去するステップと、 前記複数のピラーの第1グループのピラーを、前記複数のピラーの他のピラーから絶縁して、1つの別個の電極を形成するステップであって、該絶縁は、前記複数のピラーの該第1グループのピラー上を完全かつ均一に被覆した絶縁層を形成することにより行う、絶縁するステップと、 前記複数のピラー上に10nmから500nmの金属層を堆積させて、前記電極の表面の伝導率を増加させるステップであって、該金属層による被覆は、前記複数のピラー上で完全かつ均一である、堆積するステップと、 を含む、方法。
IPC (7件)：
H01L 21/285 ,  H01L 21/320 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 29/41 ,  B82Y 10/00 ,  C23C 14/50
FI (5件)：
H01L21/285 S ,  H01L21/88 J ,  H01L29/44 S ,  B82Y10/00 ,  C23C14/50 Z
Fターム (45件)：
4K029AA29 ,  4K029BA05 ,  4K029BA13 ,  4K029BA17 ,  4K029BB02 ,  4K029BD02 ,  4K029CA05 ,  4K029DC34 ,  4K029JA02 ,  4M104AA01 ,  4M104BB06 ,  4M104BB09 ,  4M104BB14 ,  4M104DD24 ,  4M104DD36 ,  4M104DD38 ,  4M104FF07 ,  4M104FF17 ,  4M104FF27 ,  4M104GG10 ,  4M104HH09 ,  5F033HH07 ,  5F033HH13 ,  5F033HH18 ,  5F033MM18 ,  5F033MM30 ,  5F033PP17 ,  5F033PP20 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ12 ,  5F033QQ28 ,  5F033QQ41 ,  5F033QQ73 ,  5F033QQ76 ,  5F033QQ78 ,  5F033RR04 ,  5F033SS15 ,  5F033SS27 ,  5F033WW01 ,  5F033WW02 ,  5F033WW03 ,  5F033WW05 ,  5F033XX04 ,  5F033XX14
引用特許：
出願人引用 (8件)
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審査官引用 (8件)
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引用文献：
出願人引用 (1件) 審査官引用 (1件)

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