特許
J-GLOBAL ID：200903094852948655

半導体素子及びその製造方法

発明者：
キム ハグ ドン

キム ハグ ドン について


出願人/特許権者：
ドンブ エレクトロニクス カンパニー リミテッド

ドンブ エレクトロニクス カンパニー リミテッド について


代理人 (6件)： 熊倉 禎男 ,  大塚 文昭 ,  宍戸 嘉一 ,  村社 厚夫 ,  弟子丸 健 ,  井野 砂里
公報種別：公開公報
出願番号（国際出願番号）：特願2004-376935
公開番号（公開出願番号）：特開2005-197704
出願日： 2004年12月27日
公開日（公表日）： 2005年07月21日
要約：
【課題】 不純物領域に不純物イオンを均一に分布させ、効果的にショートチャネル効果を防止する微細なトランジスター及びその製造方法を提供する。【解決手段】 第1導電型半導体基板に互いに異なる深さで複数のチャネルイオン注入領域を形成する段階と、前記基板を選択的にエッチングしてピラーを形成する段階と、前記ピラーを含む基板上にゲート絶縁膜及びゲート電極のための導電層を堆積する段階と、前記導電層を選択的にパターニングしてゲート電極を形成する段階と、前記ピラーの上部及び前記ピラーの両側の基板に第2導電型ソース/ドレイン不純物領域を形成する段階とを含むことを特徴とする。【選択図】 図1E
請求項（抜粋）：
第1導電型半導体基板に互いに異なる深さで複数のチャネルイオン注入領域を形成する段階と、 前記第1導電型半導体基板を選択的にエッチングしてピラーを形成する段階と、 前記ピラーを含む第1導電型半導体基板上にゲート絶縁膜及びゲート電極のための導電層を堆積する段階と、 前記導電層を選択的にパターニングしてゲート電極を形成する段階と、 前記ピラーの上部及び前記ピラーの両側の第1導電型半導体基板に第2導電型ソース/ドレイン不純物領域を形成する段階と、 を含むことを特徴とする半導体素子の製造方法。
IPC (2件)：
H01L29/78 ,  H01L21/336
FI (8件)：
H01L29/78 301H ,  H01L29/78 652E ,  H01L29/78 653B ,  H01L29/78 658A ,  H01L29/78 658D ,  H01L29/78 658G ,  H01L29/78 658Z ,  H01L29/78 301X
Fターム (24件)：
5F140AA00 ,  5F140AA21 ,  5F140AA39 ,  5F140BA01 ,  5F140BA13 ,  5F140BB04 ,  5F140BB13 ,  5F140BC06 ,  5F140BC12 ,  5F140BC15 ,  5F140BC17 ,  5F140BE03 ,  5F140BE07 ,  5F140BF44 ,  5F140BF60 ,  5F140BH30 ,  5F140BH33 ,  5F140BJ27 ,  5F140BK10 ,  5F140BK14 ,  5F140BK21 ,  5F140BK25 ,  5F140CE05 ,  5F140CF05
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM