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J-GLOBAL ID：201702218618041054   整理番号：17A0605033

原子スイッチFPGAの高密度化とスケーラビリティ

Higher-Logic Density Programmable Logic using Atom Switch for 40nm-node and beyond

著者 (12件)： 辻幸秀 (NEC) ,  BAI X. (NEC) ,  森岡あゆ香 (NEC) ,  宮村信 (NEC) ,  根橋竜介 (NEC) ,  阪本利司 (NEC) ,  多田宗弘 (NEC) ,  伴野直樹 (NEC) ,  岡本浩一郎 (NEC) ,  井口憲幸 (NEC) ,  波田博光 (NEC) ,  杉林直彦 (NEC)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 9(ICD2017 1-18)  ページ： 73-78  発行年： 2017年04月13日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： SRAMとCMOSスイッチの代わりに,原子レベル(数nm)の金属架橋の有無で抵抗が大きく変化する不揮発スイッチ素子(原子スイッチ:AS)を再構成可能な論理集積回路(AS-FPGA)に利用することで,省面積化,および,電力性能比の向上が期待できる。原子スイッチは小面積で負荷容量も小さく,AS-FPGAの最適な配線アーキテクチャも既存のSRAMベースのFPGAとは異なると考えられる。MCNCベンチマークアプリケーションをAS-FPGA上に論理展開する際の面積遅延積が最小になるように配線アーキテクチャを最適設計した。その結果,市販のSRAMベースのFPGAと比較してロジック密度は2倍,電力性能比は5倍高性能化する見通しを得た。(著者抄録)

シソーラス用語： *FPGA ,  *緻密化 ,  半導体チップ ,  CMOS ,  スイッチング素子 ,  *集積回路 ,  *論理回路 ,  可能性 ,  負荷容量 ,  ベンチマーク ,  面積
準シソーラス用語： SRAMチップ ,  スイッチ素子 ,  チップ面積 ,  原子スイッチ ,  高性能化 ,  *高密度化 ,  再構成可能 ,  *論理集積回路

分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (15件)：

• J. Rodriguez-Andina et al., ′′Advanced Features and Industrial Applications of FPGAs-A Review′′, IEEE Trans. on Industrial Informatics 11, pp. 853, 2015.
• D. Suzuki et al., ′′Fabrication of a 3000-6-input-LUTs embedded and block-level power-gated nonvolatile FPGA chip using p-MTJ-based logic-in-memory structure′′, VLSI Tech., (DOI)10.1109/VLSIT. 2015. 7223644, 2015.
• Y. Y. Liauw et al., ′′Nonvolatile 3D-FPGA with monolithically stacked RRAM-based configuration memory′′, ISSCC, DOI: 10.1109/ISSCC. 2012. 6177067, 2012.
• M. Aono et al., ′′The Atomic Switch′′, Proc. of the IEEE 98, pp. 2228, 2010.
• K. Terabe, et al, ′′Quantized conductance atom switch′′, Nature 433, pp. 47-50, 2005.

タイトルに関連する用語 (4件)： 原子スイッチ ,  FPGA ,  高密度化 ,  スケーラビリティ