Ge/III-V族半導体を用いたトンネルFET技術

高木信一; AHN Daehwan; 野口宗隆; 後藤高寛; 西康一; KIM Min-Soo; 竹中充一

文献

J-GLOBAL ID：201702219567014591 整理番号：17A0272355

Ge/III-V族半導体を用いたトンネルFET技術

Tunneling MOSFET Technologies using III-V/Ge Materials

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資料名：
巻： 116 号： 448(SDM2016 130-138) ページ： 5-8 発行年： 2017年01月23日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

本論文では,III-V/Ge材料を用いたトンネルMOSFET(TFET)の課題とそれを解決する可能性のあるデバイス技術について述べる。特に,高品質のP⁺/nソース接合技術と組み合わせた,InGaAsバルク及び量子井戸接合,GaAsSb/InGaAsタイプIIヘテロ接合,Ge/ひずみSOIタイプIIヘテロ接合を用いたNチャネルTFETについて,その作製プロセスと素子の電気特性について示す。3nm厚のIn_0.7Ga_0.3As量子井戸とCET 1.4nmのW/HfO₂/Al₂O₃ゲートスタックを組み合わせることで,室温でSファクターの最小値55mV/dec,が得られること,貼り合せ技術を用いたSi基板上のp⁺GaSb/InAs及びp⁺GaAsSb/InGaAs n-TFETの動作実証,BドープGe/ひずみSiヘテロ接合TFETにおいて,1.1%の二軸引っ張りひずみの印加により,30mV/dec.以下のSファクター最小値と10⁷を越えるI_on/I_offが実現できることなどを紹介する。(著者抄録)

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トランジスタ

引用文献 (16件)：

A. C. Seabaugh and Q. Zhang, ′′Low-voltage tunnel transistors for beyond CMOS logic′′, Proc. IEEE, vol.98, no. 12, pp.2095-2110, Dec.2010.
A. M. Ionescu and H. Riel, ′′Tunnel field-effect transistors as energy-efficient electronic switches′′, Nature, vol.479, pp. 329-337, Nov.2011.
H. Lu and A. C. Seabaugh, ′′Tunnel field-effect transistors: state-of-the-art′′, IEEE J. Electron Devices Society, vol. 2, no. 4, pp. 44-92, June 2014.
S. Takagi, M.-S. Kim, M. Noguchi, S.-M. Ji, K. Nishi and M. Takenaka, ′′III-V and Ge tunneling FET technologies for low power LSIs′′, VLSI symp., no.3-1, pp. T22-T23, Kyoto, Japan, June 2015.
S. Takagi, M. Noguchi, M. Kim, S.-H. Kim, C.-Y. Chang, M. Yokoyama, K. Nishi, R. Zhang, M. Ke and M. Takenaka, ′′III-V/Ge MOS Device Technologies for Low Power Integrated Systems′′, Solid State Electron., vol. 125, no. 11, pp. 82-102, 2016.

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