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J-GLOBAL ID：201702236137586876   整理番号：17A0776764

エネルギーと速度が向上した単相クロックダイナミックコンパレータを使用したエネルギー効率の高いSAR ADC

An energy-efficient SAR ADC using a single-phase clocked dynamic comparator with energy and speed enhanced technique

著者 (4件)： Zhang Minglei (Institute of Microelectronics of Chinese Academy of Sciences) ,  Zhang Minglei (University of Chinese Academy of Sciences) ,  Fan Xiaohua (Institute of Microelectronics of Chinese Academy of Sciences) ,  Fan Xiaohua (University of Chinese Academy of Sciences)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 8  ページ： 20170219(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,新奇なダイナミックコンパレータを備えたエネルギー効率の高い500kS/s 8ビットSAR ADCを紹介する。提案したダイナミックコンパレータは,クロスカップリングカスコードベースのプリアンプとインバータベースの擬似ラッチを採用した。この手法は,従来のダブルテールダイナミックコンパレータと比較して,40%高速,24%低消費電力,および同様の入力換算ノイズレベルを実現した。さらに,提案したコンパレータに必要な単相クロックは1つだけであった。原理試作のADCは0.18mm2の有効面積を備えた0.5μmCMOSプロセスで製造した。Nyquist周波数入力信号を用いて1.8V電源での動作では,ADCは500kS/sで18.2μWを消費し,SNDRとSFDRはそれぞれ47.5dBと63.2dBを達成した。188fJ/conv.-stepのWalden FoMを達成した。(翻訳著者抄録)

シソーラス用語： コンパレータ ,  *エネルギー効率 ,  *クロック ,  *AD変換器 ,  電気信号 ,  交差カップリング反応 ,  インバータ ,  半導体プロセス ,  SN比 ,  ダイナミックレンジ
準シソーラス用語： *SAR-ADC ,  クロスカップリング

著者キーワード (6件)： SAR ADCs ,  asynchronous ,  dynamic comparator ,  latch-type comparator ,  cross coupling ,  single phase clock

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (15件)：

• [1] Q. Liuet al.: “A low-power digitizer for back-illuminated 3-D-stacked CMOS image sensor readout with passing window and double auto-zeroing techniques,” IEEE J. Solid-State Circuits (DOI: 10.1109/JSSC.2017.2661843).
• [2] J. Craninckx and G. van der Plas: “A 65 fJ/conversion-step 0-to-50 MS/s 0-to-0.7 mW 9 b charge-sharing SAR ADC in 90 nm digital CMOS,” IEEE ISSCC Dig. Tech. Papers (2007) 246 (DOI: 10.1109/ISSCC.2007.373386).
• [3] A. Edwardet al.: “A 43-mW MASH 2-2 CT ΣΔ modulator attaining 74.4/75.8/76.8 dB of SNDR/SNR/DR and 50 MHz of BW in 40-nm CMOS,” IEEE J. Solid-State Circuits 52 (2017) 448 (DOI: 10.1109/JSSC.2016.2616361).
• [4] D. Schinkel, et al.: “A double-tail latch-type voltage sense amplifier with 18 ps setup+hold time,” IEEE ISSCC Dig. Tech. Papers (2007) 314 (DOI: 10.1109/ISSCC.2007.373420).
• [5] M. van Elzakker, et al.: “A 1.9 μW 4.4 fJ/conversion-step 10 b 1 MS/s charge-redistribution ADC,” IEEE ISSCC Dig. Tech. Papers (2008) 244 (DOI: 10.1109/ISSCC.2008.4523148).

タイトルに関連する用語 (5件)： エネルギー ,  単相 ,  エネルギー効率 ,  SAR ,  ADC