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J-GLOBAL ID：201702237180891098   整理番号：17A0243052

電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装

Implementation of Binarized Deep Neural Network for FPGA Considering Power Performance Enhancement

著者 (3件)： 米川晴義 (東京工大 工学院) ,  中原啓貴 (東京工大 工学院) ,  本村真人 (北大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 116  号： 415(VLD2016 70-101)  ページ： 127-132  発行年： 2017年01月16日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 画像識別等の組込み機器では学習済み畳み込みニューラルネットワーク(CNN:Convolutional Neural Network)の識別高速化と低消費電力化が求められている。CNNの演算の90%以上は2次元畳み込みであり,主に積和(MAC:Multiply-Accumulation)演算である。従って外部メモリとのデータ削減と積和演算回路の削減が必要である。近年,CNNの入力値と重みを2値(-1/+1)に制限した2値化CNNが提案されている。しかし,認識精度を維持するためにバッチ正規化が必要であった。本稿はバッチ正規化を行う2値化CNNと等価な整数値のバイアス値をもつ2値化CNNを解析的に求める。提案する2値化CNNはバッチ正規化用の回路が不要なため,メモリアクセスと回路規模をさらに抑えることができる。TensorFlowチュートリアル5層CNNをNetFPGA-1G-CML FPGAボード上に実装し,既存のFPGA実装法と比較を行った。提案手法は,最新の実装法と比較して面積効率で19.41倍優れており,消費電力効率で2.02倍優れていた。従って,2値化CNNは特に面積効率に優れているため安価な小型FPGAとSRAMを組合せて実現することができ,組込み用途に適している。(著者抄録)

シソーラス用語： *電力 ,  *性能 ,  *効率化 ,  *変換 ,  *ニューラルネットワーク ,  *実装 ,  画像認識 ,  装置 ,  畳込み ,  高速化 ,  消費電力 ,  論理回路 ,  バッチ処理 ,  正規化 ,  精度 ,  接続 ,  効率 ,  *ディープニューラルネットワーク ,  メモリアクセス ,  *改変
準シソーラス用語： *二値化 ,  *FPGA実装 ,  組込み機器 ,  低消費電力化 ,  演算回路 ,  認識精度 ,  面積効率

分類 (3件)： 半導体集積回路  (NC03162T) ,  パターン認識  (JE07000S) ,  図形・画像処理一般  (JE04010I)

引用文献 (24件)：

• Caffe: Deep learning framework, http://caffe.berkeleyvision.org/
• S. Cadambi, A. Majumdar, M. Becchi, S. Chakradhar and H. P. Graf, “A programmable parallel accelerator for learning and classification,” PACT2010, 2010, pp.273-284.
• S. Chakradhar, M. Sankaradas, V. Jakkula and S. Cadambi, “A dynamically configurable coprocessor for convolutional neural networks,” ISCA2010, 2010, pp.247-257.
• The CIFAR-10 data set, http://www.cs.toronto.edu/kriz/cifar.html
• J. Cong and B. Xiao, “Minimizing computation in convolutional neural networks,” ICANN2014, 2014, pp. 281-290.

タイトルに関連する用語 (3件)： 二値化 ,  ディープニューラルネットワーク ,  FPGA実装