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J-GLOBAL ID：201702267477002847   整理番号：17A0565956

RazorフリップフロップのSRAM読取り回路への適用

Applying Razor Flip-Flops to SRAM Read Circuits

著者 (4件)： JIMBO Ushio (Department of Informatics, School of Multidisciplinary Sciences, SOKENDAI (The Graduate University for Advanced Studies)) ,  YAMADA Junji (Graduate School of Information Science and Technology, The University of Tokyo) ,  SHIOYA Ryota (Graduate School of Engineering, Nagoya University) ,  GOSHIMA Masahiro (Information Systems Architecture Science Research Division, National Institute of Informatics)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E100.C  号： 3  ページ： 245-258(J-STAGE)  発行年： 2017年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： タイミングエラー検出技術は,特にダイナミック電圧および周波数スケーリング(DVFS)を利用して,チップ上の変動の増加によって引き起こされる問題に対処している。Razorフリップフロップ(FF)は,メインおよびシャドーFFによるダブルサンプリングを使用するタイミングエラー検出手法である。RazorFFがタイミングエラーを正しく検出するためには,メインFFではなくシャドーFFが正しい値をサンプリングしている必要があった。静的ロジックへのRazorFFの応用は,タイミング制約を緩和していた。しかし,SRAM読み出し回路のようなダイナミック・プリチャージ・ロジックへ,そのままRazorFFを適用することは効果的ではなかった。これは,シャドーFFが値をサンプリングする前に,SRAMのプリチャージを開始することができなかったためである。さもなければ,SRAMのビット線の遷移は停止し,シャドーFFによってサンプリングされた値は不正確になっていた。従って,検出期間はプリチャージ期間と重複することはできなかった。本稿では,RazorFFをSRAMの読み出し回路に適用することを提案した。筆者らは,メインFFによってサンプリングされたビット線の値に応じて条件付きプリチャージを採用することを提案した。これにより,検出期間がプリチャージ期間と重なることが可能となり,タイミング制約を緩和させることができた。この方法で必要とされる付加回路は単純なものであり,センスアンプの周囲にのみ必要であり,システムクロックから遅れたクロックは必要なかった。したがって,提案した回路による面積増加は無視できた。本論文では,提案した回路のSPICEシミュレーション結果を示した。この設計により,1.1Vの供給電圧で51.5%の最小サイクル時間を実現し,412.5psのサイクル時間で31.8%も,最小電圧を低減することができた。(翻訳著者抄録)

シソーラス用語： *双安定回路 ,  *半導体チップ ,  誤り ,  スケーリング【計数】 ,  充電 ,  センス増幅器 ,  ネットワーク
準シソーラス用語： DVFS ,  *SRAMチップ ,  クロックネットワーク ,  センスアンプ ,  ダイナミック電圧スケーリング ,  タイミングエラー ,  プリチャージ ,  *フリップフロップ回路

著者キーワード (4件)： random variation ,  timing fault detection and recovery ,  dynamic voltage and frequency scaling (DVFS) ,  SRAM

分類 (2件)： 論理回路  (NC05070B) ,  集積回路一般  (NC03161C)

引用文献 (22件)：

• [1] T. Hiramoto, K. Takeuchi, and A. Nishida, “Variability of characteristics in scaled MOSFETs” J. IEICE, vol.92, no.6, pp.416-426, June 2009 (in Japanese).
• [2] A. Srivastava, D. Sylvester, and D. Blaauw, Statistical Analysis and Optimization for VLSI: Timing and Power, Springer Science & Business Media, April 2006.
• [3] S. Mukhopadhyay, H. Mahmoodi, and K. Roy, “Modeling of failure probability and statistical design of SRAM array for yield enhancement in nanoscaled CMOS,” IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol.24, no.12, pp.1859-1880, Dec. 2005.
• [4] D. Ernst, N.S. Kim, S. Das, S. Pant, R. Rao, T. Pham, C. Ziesler, D. Blaauw, T. Austin, K. Flautner, and T. Mudge, “Razor: A low-power pipeline based on circuit-level timing speculation,” Proc. 36th Annual IEEE/ACM Int'l Symp. Microarchitecture, pp.7-18, Dec. 2003.
• [5] D. Bull, S. Das, K. Shivshankar, G. Dasika, K. Flautner, and D. Blaauw, “A power-efficient 32b ARM ISA processor using timing-error detection and correction for transient-error tolerance and adaptation to PVT variation,” IEEE Int'l Solid-State Circuits Conf. Dig. Tech. Papers, pp.284-285, Feb. 2010.

タイトルに関連する用語 (3件)： フリップフロップ ,  SRAM ,  読取り回路