抄録/ポイント：
抄録/ポイント
文献の概要を数百字程度の日本語でまとめたものです。
部分表示の続きは、JDreamⅢ(有料)でご覧頂けます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
我々はこれまで,アクセラレータ間を密結合し低レイテンシで通信を行うTCA(Tightly Coupled Accelerators)と呼ばれるアーキテクチャを提案し,FPGA(Field Programmable Gate Array)を用いたTCA実装としてPEACH2(PCI Express Adaptive Communication Hub Ver.2)の開発を行ってきた。これらの研究を基に現在,TCAの概念をより進めたアーキテクチャとしてAiS(Accelerators in Switch)というコンセプトの研究を進めている。AiSは通信機構の中にアプリケーションに特化した演算機構を組み込み,FPGA内での演算機構と通信機構のより強い連携を実現する次世代の並列演算加速機構である。これまでにもPEACH2に対して演算機構を組み込む研究は行われてきたが,PEACH2はVerilog HDL(Hardware Description Language)によって全体が記述されており,AiSにおける演算部についてもVerilog HDLを用いて記述しなければならず,開発コストが高く,FPGAの専門家でなければその開発ができないという問題があった。近年のFPGA開発環境の進歩により,より一般的な環境でAiSを実現できるようになり,さらに通信性能についても40Gbps,100Gbpsといった高速な通信機構を扱え,また,ソフトウェアで用いられている言語から回路を合成する高位合成と呼ばれる技術が普及してきた。Intel FPGAではOpenCLを用いた高位合成処理系があり,OpenCL言語からの回路の生成だけでなく,OpenCL APIを用いたFPGAの制御が可能となるが,CPUやGPU向けに記述・最適化されたOpenCLコードをそのまま用いても性能がでないことがわかっており,FPGA向けの最適化をどう行うかが課題となる。本稿ではIntel FPGA向け高位合成開発環境であるIntel FPGA SDK for OpenCLを用いて,宇宙輻射輸送シミュレーションコードARGOTの中で用いられているART法をFPGA向けに最適化を行う。ART法をFPGAに実装するにあたって,どのようにFPGA内部で並列演算を行うか,どのようなFPGA向け最適化を行うかについて述べる。Intel Arria10FPGAを用いて性能評価を行い,CPU実装と比べて14.6倍の高速化が得られ,その実装は63%の回路リソースを利用し動作周波数は236.11MHzであった。(著者抄録)
