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J-GLOBAL ID：201702279109654666   整理番号：17A1056582

0.25μmB CDプロセスによる60V高電圧pチャネルLDMOS大アレイデバイスのESD自己保護能力の改善【Powered by NICT】

Improving the ESD self-protection capability of 60V HV p-channel LDMOS large array device in 0.25μm BCD process

著者 (2件)： Chen Hung-Wei (Institute of Electronics Engineering, National Tsing Hua University, Hsinchu, Taiwan) ,  Chang Mi-Chang (Institute of Electronics Engineering, National Tsing Hua University, Hsinchu, Taiwan)
資料名： Microelectronics Reliability  (Microelectronics Reliability)
巻： 74  ページ： 110-117  発行年： 2017年 
JST資料番号： C0530A  ISSN： 0026-2714  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： MOSFETの大アレイデバイス(LAD)は最もパワーICが必要である。電流駆動におけるPMOS,NMOSトランジスタは沈降流に使用されている。NMOSトランジスタとは異なり,30V以上の応用のためのLADの高電圧PMOSトランジスタ(HVPMOS)静電放電(ESD)自己保護はあまり広く研究されている。本論文では,0.25μmB CDプロセスの60V HVPMOS LADのデバイスレベル改善は良好なESD保護マージンを得るために研究した。デバイスとレイアウト最適化ガイドラインの影響についても調べた。さらに,開発した手法を0.25μmB CDプロセスにおける貧弱なESD自己保護能力を持つHVPMOS LADのための低コスト一般解であることを示した。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： 一般解 ,  *チャネル ,  MOSFET ,  沈降
準シソーラス用語： ESD保護 ,  静電気放電 ,  PMOS構造 ,  電流駆動 ,  パワーIC ,  *LDMOS , 【Automatic Indexing@JST】

著者キーワード (6件)： 静電放電 ,  高電圧 ,  LDMOS ,  HVPMOS ,  大型アレイ装置 ,  安全動作領域

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (9件)： Cd ,  プロセス ,  高電圧 ,  チャネル ,  LDMOS ,  アレイ ,  ESD ,  自己 ,  能力