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J-GLOBAL ID：201702283603370610   整理番号：17A1351052

RF ICチップのためのパターン化磁性薄膜ノイズ抑制因子の解析【Powered by NICT】

Analysis of patterned magnetic thin-film noise suppressor for RF IC chip

著者 (7件)： Yamaguchi Masahiro (Department of Electrical Engineering, Tohoku University, Sendai, Japan) ,  Endo Yasushi (Department of Electrical Engineering, Tohoku University, Sendai, Japan) ,  Peng Fan (Department of Electrical Engineering, Tohoku University, Sendai, Japan) ,  Jingyan Ma (Department of Electrical Engineering, Tohoku University, Sendai, Japan) ,  Tanaka Satoshi (New Industry Creation Hatchery Center (NICHe), Tohoku University, Sendai, Japan) ,  Miyazawa Yasunori (New Industry Creation Hatchery Center (NICHe), Tohoku University, Sendai, Japan) ,  Nagata Makoto (Graduate School of Science, Technology and Innovation, Kobe University, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： EMCCompo  ページ： 45-49  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 完全LTE互換受信回路鎖(Band1,2110 ダウンリンクのための2170MHz)への雑音結合経路は試験RF ICチップ上のアナログ回路へのRFディジタルからディジタル雑音を持つ犠牲者線を推定するために分析されている,三雑音搬送ワイヤ基は系統的測定と電磁シミュレーションにより多くのオンチップワイヤから抽出した。パターン化非晶質Co-Zr-Nb膜はテストチップ上で抽出されたワイヤ基のみに沿って統合した。非磁性チップと比べても7.3dB非パターン化磁性膜よりも優れているとして測定した騒音レベルとLTEのスループット性能は9.3dB低い帯域内スプリアストーン(ノイズ)を明らかにした。これらの結果と有限要素法シミュレーションによって,チップ上の雑音結合経路を確認し,元の大きな膜ブロックにおける雑音拡散を示唆した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *雑音 ,  アナログ回路 ,  周波数帯 ,  *レプレッサー ,  ディジタル方式 ,  *パターン形成 ,  非晶質 ,  騒音レベル ,  *磁性薄膜 ,  スループット ,  金属線
準シソーラス用語： FEMシミュレーション ,  磁性膜 ,  テストチップ ,  ダウンリンク , 【Automatic Indexing@JST】

分類 (1件)： 移動通信  (ND08030H)

タイトルに関連する用語 (7件)： RF ,  ICチップ ,  パターン化 ,  磁性薄膜 ,  ノイズ ,  抑制因子 ,  解析