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J-GLOBAL ID：201702287643219849   整理番号：17A0605028

64ワードライン層BiCS技術による512Gb3b/cellフラッシュメモリー

A 512Gb 3b/Cell Flash Memory on 64-Word-Line-Layer BiCS Technology

著者 (57件)： YAMASHITA Ryuji (Western Digital Corp., CA, USA) ,  MAGIA Sagar (Western Digital Corp., CA, USA) ,  HIGUCHI Tsutomu (Toshiba Corp., Kanagawa, JPN) ,  YONEYA Kazuhide (Toshiba Corp., Kanagawa, JPN) ,  YAMAMURA Toshio (Toshiba Corp., Kanagawa, JPN) ,  MIZUKOSHI Hiroyuki (Western Digital Corp., CA, USA) ,  ZAITSU Shingo (Western Digital Corp., CA, USA) ,  YAMASHITA Minoru (Western Digital Corp., CA, USA) ,  TOYAMA Shunichi (Western Digital Corp., CA, USA) ,  KAMAE Norihiro (Western Digital Corp., CA, USA) ,  LEE Juan (Western Digital Corp., CA, USA) ,  CHEN Shuo (Western Digital Corp., CA, USA) ,  TAO Jiawei (Western Digital Corp., CA, USA) ,  MAK William (Western Digital Corp., CA, USA) ,  ZHANG Xiaohua (Western Digital Corp., CA, USA) ,  YU Ying (Western Digital Corp., CA, USA) ,  UTSUNOMIYA Yuko (Toshiba Corp., Kanagawa, JPN) ,  KATO Yosuke (Western Digital Corp., CA, USA) ,  SAKAI Manabu (Western Digital Corp., CA, USA) ,  MATSUMOTO Masahide (Western Digital Corp., CA, USA) ,  CHIBVONGODZE Hardwell (Western Digital Corp., CA, USA) ,  OOKUMA Naoki (Western Digital Corp., CA, USA) ,  YABE Hiroki (Western Digital Corp., CA, USA) ,  TAIGOR Subodh (Western Digital Corp., CA, USA) ,  SAMINENI Rangarao (Western Digital Corp., CA, USA) ,  KODAMA Takuyo (Toshiba Corp., Kanagawa, JPN) ,  KAMATA Yoshihiko (Toshiba Corp., Kanagawa, JPN) ,  NAMAI Yuzuru (Toshiba Corp., Kanagawa, JPN) ,  HUYNH Jonathan (Western Digital Corp., CA, USA) ,  WANG Sung-En (Western Digital Corp., CA, USA) ,  HE Yankang (Western Digital Corp., CA, USA) ,  PHAM Trung (Western Digital Corp., CA, USA) ,  SARAF Vivek (Western Digital Corp., CA, USA) ,  PETKAR Akshay (Western Digital Corp., CA, USA) ,  WATANABE Mitsuyuki (Western Digital Corp., CA, USA) ,  HAYASHI Koichiro (Western Digital Corp., CA, USA) ,  SWARNKAR Prashant (Western Digital Corp., CA, USA) ,  MIWA Hitoshi (Western Digital Corp., CA, USA) ,  PRADHAN Aditya (Western Digital Corp., CA, USA) ,  DEY Sulagna (Western Digital Corp., CA, USA) ,  DWIBEDY Debasish (Western Digital Corp., CA, USA) ,  XAVIER Thushara (Western Digital Corp., CA, USA) ,  BALAGA Muralikrishna (Western Digital Corp., CA, USA) ,  AGARWAL Samiksha (Western Digital Corp., CA, USA) ,  KULKARNI Swaroop (Western Digital Corp., CA, USA) ,  PAPASAHEB Zameer (Western Digital Corp., CA, USA) ,  DEORA Sahil (Western Digital Corp., CA, USA) ,  HONG Patrick (Western Digital Corp., CA, USA) ,  WEI Meiling (Western Digital Corp., CA, USA) ,  BALAKRISHNAN Gopinath (Western Digital Corp., CA, USA) ,  ARIKI Takuya (Western Digital Corp., CA, USA) ,  VERMA Kapil (Western Digital Corp., CA, USA) ,  SIAU Chang (Western Digital Corp., CA, USA) ,  DONG Yingda (Western Digital Corp., CA, USA) ,  LU Ching-Huang (Western Digital Corp., CA, USA) ,  MIWA Toru (Western Digital Corp., CA, USA) ,  MOOGAT Farookh (Western Digital Corp., CA, USA)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 9(ICD2017 1-18)  ページ： 45-50  発行年： 2017年04月13日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 64ワードライン層BiCS技術による512Gb3b/cellフラッシュメモリーを開発した。Four-black-EOCデコード方式によりロウ・デコーダー面積を18%小さくできた。これはチップ面積の約1.3%に相当する。またその他のレイアウト技術と併せて,チップ面積132mm²,ビット密度3.88Gb/mm²を実現した。SBL電流センス方式により8KB pageで64μsのtRを実現した。これは従来の16KB pageのABL電流センス方式より20%短い。USP動作により,しきい値電圧ウィンドウを15%広げることができ,信頼性を著しく改善させた。この3Dフラッシュ技術により,ビット密度・コスト・性能・信頼性の面で市場の要求を満たせることが確認できた。(著者抄録)

シソーラス用語： *フラッシュメモリ ,  配線 ,  *配置設計 ,  面積 ,  *改良 ,  三次元 ,  検出 ,  電圧
準シソーラス用語： *BiCS技術 ,  チップ面積 ,  *レイアウト設計 ,  ワードライン ,  *信頼性向上 ,  電流検出 ,  閾値電圧

分類 (1件)： 記憶装置  (JC04060F)

引用文献 (7件)：

• Y. Li, et al., ′′128Gb 3b/Cell NAND Flash Memory in 19nm Technology with 18MB/s Write Rate and 400Mb/s Toggle Mode′′, ISSCC, pp. 436-437, Feb. 2012
• G. Naso, et al., ′′A 128Gb 3b/cell NAND flash design using 20nm planar-cell technology′′, ISSCC, pp. 218-219, Feb. 2013
• H. Tanaka, et al., ′′Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory′′, IEEE Symp. VLSI Technology, pp.14-15, Jun. 2007
• J. W. Im, et al., ′′A 128Gb 3b/cell V-NAND Flash memory with 1Gb/s I/O rate′′, ISSCC, pp. 130-131, Feb. 2015
• D. Kang, et al., ′′256Gb 3b/Cell V NAND Flash Memory with 48 Stacked WL layers′′, ISSCC, pp. 130-131, Feb 2016

タイトルに関連する用語 (3件)： ワードライン ,  BiCS技術 ,  フラッシュメモリー