特許
J-GLOBAL ID：201703000406771898
処理装置および処理システム
発明者：
出願人/特許権者：
代理人 (3件)：
伊藤 進
, 長谷川 靖
, 篠浦 治
公報種別：特許公報
出願番号（国際出願番号）：特願2016-553616
特許番号：特許第6116766号
出願日： 2016年04月25日
要約：
【要約】 第1クロックを出力する発振器31に接続されたFPGA部21は、第1クロックの周波数に対し所定比の周波数を有する第2クロックを出力すると共にロック信号(検出信号)出力するPLL回路22と、第2クロックと第1クロック信号のクロック周波数が異常な状態の際に異常信号を出力する入出力監視部23と、前記ロック信号が異常状態を示す場合または入出力監視部23から前記異常信号が出力された際にリセット信号を出力する初期化部と、を具備する。
請求項（抜粋）：
【請求項1】 第1クロックを出力する発振器に接続され、当該第1クロックを入力するプログラマブル論理回路と、
前記プログラマブル論理回路の回路情報を記憶したメモリと、
を有し、
前記プログラマブル論理回路は、
前記第1クロックに基づき、前記第1クロックの周波数に対し所定比の周波数を有する第2クロックを生成して出力する位相同期回路と、
前記位相同期回路に設けられ、前記第1クロックと前記第2クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、
前記第2クロックに基づき所定の処理を行なう演算部と、
前記第1クロックと前記第2クロックとの周波数の比を検出し、検出した当該比と前記所定比とを比較して一致しない場合に所定の異常信号を出力する監視部と、
前記監視部が前記異常信号を出力した場合にはリセット信号を生成し、また、前記検出部が前記検出信号を出力した場合にも前記リセット信号を生成し、前記いずれの場合においても、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、
を具備することを特徴とする処理装置。
IPC (3件)：
H03L 7/095 ( 200 6.01)
, H03L 7/08 ( 200 6.01)
, G06F 1/04 ( 200 6.01)
H03L 7/095
, H03L 7/08 220
, G06F 1/04 302
