特許
J-GLOBAL ID：201703001298679129
半導体素子および半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (5件)：
筒井 大和
, 青山 仁
, 菅田 篤志
, 筒井 章子
, 坂次 哲也
公報種別：特許公報
出願番号（国際出願番号）：特願2013-113257
公開番号（公開出願番号）：特開2014-231122
特許番号：特許第6141684号
出願日： 2013年05月29日
公開日（公表日）： 2014年12月11日
請求項（抜粋）：
【請求項1】 チップ搭載領域が設けられている第1面、および前記チップ搭載領域の周囲を連続的に囲むように前記第1面に設けられている第1部材を備える第1基板と、
第2面、前記第2面の反対側に位置する第3面、および前記第2面の第1領域に配列されている複数の可動部を備え、前記第3面が前記第1基板の前記第1面と対向するように、前記第1基板の前記チップ搭載領域上に固定されている半導体チップと、
第4面、前記第4面の反対側に位置する第5面、および前記第4面のうちの前記半導体チップの前記第2面と対向する第2領域を連続的に囲むように設けられている第2部材を備え、前記第4面が前記第1基板の前記第1面および前記半導体チップの前記第2面と対向するように、前記第1基板の前記第1面側に固定されている第2基板と、
を有し、
前記第1部材と前記第2部材とは、全周に亘って厚さ方向に重なるように配置されており、
前記複数の可動部、前記第1部材、および前記第2部材は、それぞれ導電性材料から成り、
前記第1部材または前記第2部材の電気伝導率は、前記複数の可動部の電気伝導率よりも小さい、半導体素子。
IPC (3件)：
B81C 3/00 ( 200 6.01)
, G02B 26/08 ( 200 6.01)
, B81B 7/02 ( 200 6.01)
B81C 3/00
, G02B 26/08 E
, B81B 7/02
