特許
J-GLOBAL ID：201703007485002106
ワード線駆動電圧生成回路、記憶装置、集積回路装置、及び、電子機器
発明者：
出願人/特許権者：
代理人 (3件)：
渡辺 和昭
, 西田 圭介
, 仲井 智至
公報種別：公開公報
出願番号（国際出願番号）：特願2016-035327
公開番号（公開出願番号）：特開2017-152069
出願日： 2016年02月26日
公開日（公表日）： 2017年08月31日
要約：
【課題】ワード線駆動電圧生成回路において、電源電圧が高い場合における過昇圧を防止しながら、電源電圧が低い場合における昇圧の遅延を抑制する。【解決手段】この回路は、第1のノードと第2のノードとの間に供給される電源電圧に基づいて、ワード線ドライバーに第3のノードを介して供給される昇圧電圧を生成するために、第1のノードに接続されたソース、及び、第3のノードに接続されたドレインを有する第1のPチャネルトランジスターと、第3のノードに接続された一端を有するキャパシターと、第1のノードに接続された定電流源と、第1のPチャネルトランジスターが非導通状態のときに、定電流源からキャパシターの他端に電荷を供給する第2のPチャネルトランジスターと、第1のPチャネルトランジスターが導通状態のときに、キャパシターの他端を第2のノードに接続するNチャネルトランジスターとを備える。【選択図】図2
請求項（抜粋）：
第1のノードと第2のノードとの間に供給される電源電圧に基づいて、複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに第3のノードを介して供給される昇圧電圧を生成するワード線駆動電圧生成回路であって、
前記第1のノードに接続されたソース、及び、前記第3のノードに接続されたドレインを有する第1のPチャネルトランジスターと、
前記第3のノードに接続された一端を有するキャパシターと、
前記第1のノードに接続された定電流源と、
前記第1のPチャネルトランジスターが非導通状態のときに、前記定電流源から前記キャパシターの他端に電荷を供給する第2のPチャネルトランジスターと、
前記第1のPチャネルトランジスターが導通状態のときに、前記キャパシターの前記他端を前記第2のノードに接続するNチャネルトランジスターと、
を備えるワード線駆動電圧生成回路。
IPC (1件)：
FI (2件)：
G11C17/00 632A
, G11C17/00 633B
5B225BA01
, 5B225CA09
, 5B225DA09
, 5B225EA01
, 5B225EG02
, 5B225EG08
, 5B225EH02
, 5B225FA02
