特許

J-GLOBAL ID：201703008940955407

半導体装置およびその製造方法

発明者： 村越 篤 ,  吉水 康人 ,  井上 知文 ,  加藤 竜也 ,  渡辺 優太 ,  荒井 史隆
出願人/特許権者： 東芝メモリ株式会社
代理人 (7件)： 永井 浩之 ,  中村 行孝 ,  佐藤 泰和 ,  朝倉 悟 ,  関根 毅 ,  赤岡 明 ,  山ノ井 傑
公報種別：公開公報
出願番号（国際出願番号）：特願2016-047426
公開番号（公開出願番号）：特開2017-163044
出願日： 2016年03月10日
公開日（公表日）： 2017年09月14日
要約：

【課題】3次元メモリセルの電荷蓄積能力と電荷保持能力とを向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の表面に垂直な方向に延びる半導体層とを備える。前記装置はさらに、前記半導体層の側面に第1絶縁膜を介して設けられた第1電極層を備える。前記装置はさらに、前記第1電極層の側面に第2絶縁膜を介して設けられた第1電荷蓄積層と、前記第1電荷蓄積層の側面に設けられた第2電荷蓄積層とを含む、または、前記第1電極層の側面に前記第2絶縁膜を介して設けられた金属シリサイド層を含む電荷蓄積層を備える。前記装置はさらに、前記電荷蓄積層の側面に第3絶縁膜を介して設けられた第2電極層を備える。【選択図】図2

請求項（抜粋）：

基板と、 前記基板の表面に垂直な方向に延びる半導体層と、 前記半導体層の側面に第1絶縁膜を介して設けられた第1電極層と、 前記第1電極層の側面に第2絶縁膜を介して設けられた第1電荷蓄積層と、前記第1電荷蓄積層の側面に設けられた第2電荷蓄積層とを含む、または、前記第1電極層の側面に前記第2絶縁膜を介して設けられた金属シリサイド層を含む電荷蓄積層と、 前記電荷蓄積層の側面に第3絶縁膜を介して設けられた第2電極層と、 を備える半導体装置。

IPC (5件)：

H01L 27/115 ,  H01L 29/788 ,  H01L 21/336 ,  H01L 29/792 ,  H01L 27/10

FI (3件)：

H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481

Fターム (44件)：

5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER03 ,  5F083GA06 ,  5F083GA09 ,  5F083GA10 ,  5F083GA11 ,  5F083GA27 ,  5F083JA04 ,  5F083JA12 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR05 ,  5F083PR07 ,  5F083PR34 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52 ,  5F083ZA01 ,  5F101BA45 ,  5F101BB05 ,  5F101BC02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE06 ,  5F101BF02 ,  5F101BF09 ,  5F101BH16 ,  5F101BH21

引用特許：

審査官引用 (3件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願2013-062258   出願人：株式会社東芝
• 不揮発性半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2008-072107   出願人：株式会社東芝
• 縦型メモリの浮遊ゲートメモリセル
  公報種別：公表公報   出願番号：特願2016-500651   出願人：マイクロンテクノロジー,インク.