特許
J-GLOBAL ID：201703010818891648
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2015-223872
公開番号（公開出願番号）：特開2017-092378
出願日： 2015年11月16日
公開日（公表日）： 2017年05月25日
要約：
【課題】オン抵抗を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第1導電形の第3半導体領域と、第2導電形の第4半導体領域と、第2導電形の第5半導体領域と、絶縁部と、第1導電形の第6半導体領域と、第2導電形の第7半導体領域と、ゲート電極と、ゲート絶縁層と、第2電極と、第3電極と、を有する。前記絶縁部は、前記第2半導体領域と前記第5半導体領域との間および前記第3半導体領域と前記第5半導体領域との間に設けられている。前記第2電極は、前記第7半導体領域の上に設けられ、前記第7半導体領域と電気的に接続されている。前記第3電極は、前記第3半導体領域の上に設けられ、前記第3半導体領域および前記ゲート電極と電気的に接続されている。【選択図】図1
請求項（抜粋）：
第1電極と、
前記第1電極の一部の上に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
少なくとも一部が前記第1電極の他の一部の上に設けられた第2導電形の第4半導体領域と、
前記第4半導体領域の上に設けられた第2導電形の第5半導体領域と、
前記第2半導体領域と前記第5半導体領域との間および前記第3半導体領域と前記第5半導体領域との間に設けられた絶縁部と、
前記第5半導体領域の上に設けられた第1導電形の第6半導体領域と、
前記第6半導体領域の上に選択的に設けられた第2導電形の第7半導体領域と、
ゲート電極と、
前記ゲート電極と、前記第5半導体領域、前記第6半導体領域、および前記第7半導体領域のそれぞれと、の間に設けられたゲート絶縁層と、
前記第7半導体領域の上に設けられ、前記第7半導体領域と電気的に接続された第2電極と、
前記第3半導体領域の上に設けられ、前記第3半導体領域および前記ゲート電極と電気的に接続された第3電極と、
を備えた半導体装置。
IPC (4件)：
H01L 29/78
, H01L 29/06
, H01L 29/12
, H01L 29/786
H01L29/78 652H
, H01L29/78 652K
, H01L29/78 653A
, H01L29/78 652N
, H01L29/78 652P
, H01L29/06 301D
, H01L29/06 301F
, H01L29/06 301V
, H01L29/06 301G
, H01L29/06 301M
, H01L29/78 652T
, H01L29/78 652J
, H01L29/78 626A
5F110AA07
, 5F110BB12
, 5F110CC02
, 5F110CC09
, 5F110DD01
, 5F110DD05
, 5F110EE09
, 5F110FF02
, 5F110GG01
, 5F110GG02
, 5F110GG04
, 5F110GG32
, 5F110GG36
, 5F110GG52
, 5F110HK03
, 5F110HM12
