特許

J-GLOBAL ID：201703016071256555

半導体装置

発明者： 小山 和博
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 特許業務法人ゆうあい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2016-020942
公開番号（公開出願番号）：特開2017-139415
出願日： 2016年02月05日
公開日（公表日）： 2017年08月10日
要約：

【課題】ゲート絶縁膜の信頼性の確保しつつ、導通損失の低減するワイドギャプ半導体を用いた半導体装置を提供する。【解決手段】ワイドギャップ半導体としてダイヤモンドを用いて形成し、半導体チップ中におけるセル領域にトレンチゲート構造の縦型MISFET100を形成する。ゲート絶縁膜7を、n型ボディ層3の少数キャリアに対して障壁を持ち、p型ドリフト層2の少数キャリアに対して障壁の無い材料によって構成する。ゲート絶縁膜は、ワイドギャップ半導体よりも誘電率の大きな材料で構成されている。【選択図】図1

請求項（抜粋）：

ワイドギャップ半導体を用いた半導体装置であって、 裏面側に備えられた高不純物濃度の前記ワイドギャップ半導体で構成される第1導電型の裏面層(1)と、表面側に備えられると共に前記裏面層よりも低不純物濃度とされた前記ワイドギャップ半導体にて構成される第1導電型のドリフト層(2)と、を有する前記半導体基板(1、2)と、 前記ドリフト層の上に形成された前記ワイドギャップ半導体にて構成される第2導電型のボディ層(3)と、 前記ボディ層の上層部に形成され、前記ドリフト層よりも高不純物濃度の前記ワイドギャップ半導体にて構成される第1導電型のソース領域(4)と、 前記ソース領域の表面から前記ボディ層よりも深くまで形成されたトレンチ(6)内に形成され、該トレンチの内壁面に形成されたゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されたゲート電極(8)と、を有して構成されたトレンチゲート構造と、 前記ソース領域に電気的に接続されるソース電極(9)と、 前記半導体基板の裏面側における前記裏面層と電気的に接続されるドレイン電極(11)と、を有する縦型MISFET(100)を備え、 前記ゲート絶縁膜は、前記ボディ層の少数キャリアに対して障壁を有し、かつ、前記ドリフト層の少数キャリアに対して障壁の無い材料で構成されている半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 29/12

FI (5件)：

H01L29/78 652K ,  H01L29/78 657D ,  H01L29/78 652T ,  H01L29/78 653A ,  H01L29/78 652C

引用特許：

出願人引用 (2件)

• 半導体トランジスタ
  公報種別：公開公報   出願番号：特願2010-045547   出願人：次世代パワーデバイス技術研究組合, 国立大学法人東北大学
• 半導体装置
  公報種別：公開公報   出願番号：特願2010-206379   出願人：株式会社東芝