特許
J-GLOBAL ID：201203038890180963

半導体装置

発明者：
小倉 常雄

小倉 常雄 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-206379
公開番号（公開出願番号）：特開2012-064686
出願日： 2010年09月15日
公開日（公表日）： 2012年03月29日
要約：
【課題】低オン抵抗と高破壊耐量との両立が可能な半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、第1の主電極と、第1の半導体層と、第1導電形ベース層と、第2導電形ベース層と、第1導電形の第2の半導体層と、第2導電形の埋め込み層と、埋め込み電極と、ゲート絶縁膜と、ゲート電極と、第2の主電極とを備えた。埋め込み層は、第1導電形ベース層中に選択的に設けられた。埋め込み電極は、第2導電形ベース層を貫通して埋め込み層に達するトレンチの底部に設けられ、埋め込み層に接する。ゲート絶縁膜は、埋め込み電極より上のトレンチの側壁に設けられた。ゲート電極は、トレンチ内におけるゲート絶縁膜の内側に設けられた。第2の主電極は、第2の半導体層上に設けられ、第2の半導体層及び埋め込み電極と電気的に接続された。【選択図】図1
請求項（抜粋）：
第1の主電極と、 前記第1の主電極上に設けられた第1の半導体層と、 前記第1の半導体層上に設けられた第1導電形ベース層と、 前記第1導電形ベース層上に設けられた第2導電形ベース層と、 前記第2導電形ベース層上に設けられた第1導電形の第2の半導体層と、 前記第1導電形ベース層中に選択的に設けられた第2導電形の埋め込み層と、 前記第2導電形ベース層を貫通して前記埋め込み層に達するトレンチの底部に設けられ、前記埋め込み層に接する埋め込み電極と、 前記埋め込み電極より上の前記トレンチの側壁に設けられたゲート絶縁膜と、 前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、 前記第2の半導体層上に設けられ、前記第2の半導体層及び前記埋め込み電極と電気的に接続された第2の主電極と、 を備えたことを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 29/739 ,  H01L 29/41
FI (7件)：
H01L29/78 652J ,  H01L29/78 653C ,  H01L29/78 652K ,  H01L29/78 652S ,  H01L29/78 652M ,  H01L29/78 655E ,  H01L29/44 Y
Fターム (9件)：
4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC00 ,  4M104FF01 ,  4M104FF31 ,  4M104GG09 ,  4M104GG18 ,  4M104HH20
引用特許：
出願人引用 (8件)
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審査官引用 (8件)
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