特許
J-GLOBAL ID：201703016847999553
ハイブリッドメモリキューブシステム相互接続ディレクトリベースキャッシュコヒーレンス方法
発明者：
,
出願人/特許権者：
代理人 (2件)：
大菅 義之
, 野村 泰久
公報種別：公表公報
出願番号（国際出願番号）：特願2016-566636
公開番号（公開出願番号）：特表2017-515239
出願日： 2015年05月07日
公開日（公表日）： 2017年06月08日
要約：
システムは、複数のホストプロセッサと、ホストプロセッサに対する分散共有メモリとして構成された複数のハイブリッドメモリキューブ(HMC)デバイスとを含む。HMCデバイスは、第2のメモリダイの上端に配置された少なくとも第1のメモリダイを含む複数の集積回路メモリダイを含み、メモリダイのメモリの少なくとも一部は、メモリコヒーレンスディレクトリの少なくとも一部を含むようにマッピングされ、少なくとも1つの第2のデバイスによる複数のメモリダイのメモリへの三次元(3D)アクセスを管理するように構成された少なくとも1つのメモリコントローラ、及び複数のメモリダイのメモリに記憶されたデータに対するメモリコヒーレンスプロトコルを実装するように構成された論理回路を含む論理ベースダイとを含む。【選択図】図1
請求項（抜粋）：
コンピューティングシステムであって、
複数のホストプロセッサと、
前記ホストプロセッサに対する分散共有メモリとして構成された複数のハイブリッドメモリキューブ(HMC)デバイスと
を備え、HMCデバイスは、
第2のメモリダイの上端に配置された少なくとも第1のメモリダイを含む複数の集積回路メモリダイであって、前記メモリダイのメモリの少なくとも一部は、メモリコヒーレンスディレクトリの少なくとも一部を含むようにマッピングされる、前記複数の集積回路メモリダイと、
少なくとも1つの第2のデバイスによる前記複数のメモリダイのメモリへの三次元(3D)アクセスを管理するように構成された少なくとも1つのメモリコントローラ、及び前記複数のメモリダイの前記メモリに記憶されたデータに対するメモリコヒーレンスプロトコルを実装するように構成された論理回路を含む論理ベースダイと
を含む、前記システム。
IPC (3件)：
G06F 13/16
, G06F 12/08
, G06F 15/173
G06F13/16 510A
, G06F12/08 551C
, G06F12/08 531B
, G06F15/173 665Y
5B005KK14
, 5B005MM01
, 5B045DD01
, 5B060KA01
, 5B060KA06
, 5B060MB04
, 5B205KK13
, 5B205KK14
, 5B205MM01
, 5B205UU39
