特許
J-GLOBAL ID：200903010672924627
マルチプロセッサシステム及びその動作方法
発明者：
出願人/特許権者：
代理人 (1件)：
工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2006-219209
公開番号（公開出願番号）：特開2008-046701
出願日： 2006年08月11日
公開日（公表日）： 2008年02月28日
要約：
【課題】ディレクトリでの訂正不可能障害から継続動作可能状態に復帰することを可能とするマルチプロセッサシステムを提供する。【解決手段】主記憶装置107と複数のプロセッサ101とメモリコントローラ105とディレクトリ106とを具備するマルチプロセッサシステムを用いる。プロセッサ101はプロセッサキャッシュ102を有する。ディレクトリ106は、エントリ情報を格納する。メモリコントローラ105は、プロセッサキャッシュ間のコヒーレンシを保証し、ディレクトリ106から得た第1アドレス情報に対応する第1エントリ情報に異常が有る場合、第1エントリ情報を無効化する指示をプロセッサ101へ出力する。プロセッサ101は、プロセッサキャッシュ102の第1エントリ情報を無効化し、第1アドレス情報で特定される最新データが主記憶装置107にあることを示す返信をメモリコントローラ105へ出力する。【選択図】図1
請求項（抜粋）：
主記憶装置と、
プロセッサキャッシュを有する複数のプロセッサと、
前記複数のプロセッサの各々から前記主記憶装置へのアクセスを制御し、プロセッサキャッシュ間のコヒーレンシを保証するメモリコントローラと、
前記主記憶装置のアドレス情報毎のキャッシュ制御状態を示すエントリ情報を格納するディレクトリと
を具備し、
前記メモリコントローラは、
前記ディレクトリから読み出した第1アドレス情報に対応する第1エントリ情報に異常が有る場合、前記第1エントリ情報を無効化する指示を前記複数のプロセッサへ出力し、
前記複数のプロセッサの各々は、
前記プロセッサキャッシュの前記第1エントリ情報を無効化し、
前記第1アドレス情報で特定されるデータの最新のものが前記主記憶装置にあることを示す返信を前記メモリコントローラへ出力する
マルチプロセッサシステム。
IPC (1件)：
FI (4件)：
G06F12/08 531E
, G06F12/08 531B
, G06F12/08 541B
, G06F12/08 541Z
5B005JJ01
, 5B005KK13
, 5B005MM01
, 5B005PP03
, 5B005VV11
, 5B005WW13
出願人引用 (6件)
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審査官引用 (11件)
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