特許
J-GLOBAL ID：201703018255821061

半導体装置

発明者：
中野 佑紀

中野 佑紀 について

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箕谷 周平

箕谷 周平 について

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三浦 峰生

三浦 峰生 について


出願人/特許権者：
ローム株式会社

ローム株式会社 について


代理人 (1件)： 特許業務法人あい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2016-077483
公開番号（公開出願番号）：特開2016-178314
出願日： 2016年04月07日
公開日（公表日）： 2016年10月06日
要約：
【課題】オン抵抗およびドレインリーク電流の両方を低減することできる半導体装置を提供する。【解決手段】半導体装置1は、第1導電型の半導体層12と、半導体層の表面から厚さ方向の途中部に至る領域に、厚さ方向と直交する方向に間隔を空けて形成された第2導電型の複数のボディ領域13と、各ボディ領域の表層部に、ボディ領域の周縁と間隔を空けて形成された第1導電型のソース領域14と、半導体層上に形成されたゲート絶縁膜16と、ゲート絶縁膜上に形成されたゲート電極17とを含む。半導体層には、その表面から掘り下げることにより、互いに隣り合う2つのソース領域の間に跨るトレンチ18が形成され、ゲート絶縁膜により、トレンチの内面が被覆される。ゲート電極は、半導体層の表面に対向する表面対向部19およびトレンチに埋設された埋設部20を有している。【選択図】図3A
請求項（抜粋）：
第1導電型の半導体層と、 前記半導体層の表面から厚さ方向の途中部に至る領域に、前記厚さ方向と直交する方向に間隔を空けて形成された第2導電型の複数のボディ領域と、 各ボディ領域の表層部に、前記ボディ領域の周縁と間隔を空けて形成された第1導電型のソース領域と、 前記半導体層上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを含み、 前記半導体層には、その表面から前記ソース領域の途中の深さまで掘り下げることにより、各前記ボディ領域における周縁とその内方の前記ソース領域との間の領域を横切るように、互いに隣り合う2つの前記ソース領域の間に跨り、その底面に少なくとも各前記ボディ領域の内方の前記ソース領域および当該ソース領域を取り囲む前記ボディ領域が露出するトレンチが形成され、 前記ゲート絶縁膜により、前記トレンチの内面が被覆され、 前記ゲート電極は、前記半導体層の表面に対向する表面対向部および前記トレンチに埋設された埋設部を有しており、 前記埋設部は、前記トレンチの底面において前記ソース領域および前記ボディ領域に対向している、半導体装置。
IPC (4件)：
H01L 29/78 ,  H01L 29/12 ,  H01L 21/336 ,  H01L 21/28
FI (12件)：
H01L29/78 652K ,  H01L29/78 652Q ,  H01L29/78 653A ,  H01L29/78 652T ,  H01L29/78 652M ,  H01L29/78 652F ,  H01L29/78 652D ,  H01L29/78 652C ,  H01L29/78 658A ,  H01L29/78 658F ,  H01L21/28 301B ,  H01L21/28 301R
Fターム (14件)：
4M104AA03 ,  4M104BB01 ,  4M104BB02 ,  4M104BB05 ,  4M104BB14 ,  4M104BB17 ,  4M104BB18 ,  4M104BB30 ,  4M104BB32 ,  4M104BB33 ,  4M104BB40 ,  4M104CC01 ,  4M104GG09 ,  4M104GG18
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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