特許

J-GLOBAL ID：201703019760621529

メモリ装置

発明者： 松林 大介
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：特許公報
出願番号（国際出願番号）：特願2012-049030
公開番号（公開出願番号）：特開2012-256847
特許番号：特許第6059439号
出願日： 2012年03月06日
公開日（公表日）： 2012年12月27日
請求項（抜粋）：

【請求項1】 トランジスタと、キャパシタとが積層されたメモリ装置であって、 前記トランジスタは、少なくとも、第1のビット線と、第2のビット線と、第1の半導体層と、第2の半導体層と、ゲート絶縁層と、ワード線と、を有し、 前記第1の半導体層は、前記第1のビット線上に接して設けられ、 前記第2の半導体層は、前記第2のビット線上に接して設けられ、 前記ゲート絶縁層は、前記第1の半導体層の側面と、前記第1のビット線の側面と、前記第2のビット線の側面と、前記第2の半導体層の側面とに接して設けられ、 前記ワード線は、前記第1の半導体層と前記第2の半導体層との間に位置し、且つ前記ゲート絶縁層に接して設けられ、 前記キャパシタは、少なくとも、第1の容量電極と、第2の容量電極と、容量配線と、前記第1及び前記第2の容量電極と前記容量配線との間の絶縁層と、を有し、 前記第1の容量電極は、前記第1の半導体層の上面に接して設けられ、 前記第2の容量電極は、前記第2の半導体層の上面に接して設けられ、 前記第1及び前記第2の半導体層の上面と前記ゲート絶縁層の上面と前記ワード線の上面とは、同じ平面内に設けられ、 前記第1及び前記第2の半導体層は、シリコンよりもバンドギャップの広い半導体材料を有するメモリ装置。

IPC (6件)：

H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01) ,  H01L 29/786 ( 200 6.01) ,  H01L 21/336 ( 200 6.01) ,  H01L 27/105 ( 200 6.01) ,  C23C 14/08 ( 200 6.01)

FI (8件)：

H01L 27/10 671 A ,  H01L 29/78 613 B ,  H01L 29/78 618 B ,  H01L 29/78 617 V ,  H01L 29/78 626 A ,  H01L 27/10 441 ,  H01L 27/10 621 Z ,  C23C 14/08 K

引用特許：

審査官引用 (4件)

• 薄膜トランジスタを備えた表示素子及びその製造方法
  公報種別：公開公報   出願番号：特願2009-293701   出願人：エルジーディスプレイカンパニーリミテッド
• 三次元メモリデバイス
  公報種別：公開公報   出願番号：特願2008-182410   出願人：株式会社東芝
• 半導体装置
  公報種別：公開公報   出願番号：特願2009-168834   出願人：株式会社ルネサステクノロジ
• メモリーデバイス
  公報種別：公開公報   出願番号：特願2007-172832   出願人：株式会社リコー