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J-GLOBAL ID：201802219646833590   整理番号：18A0943913

真の任意の非線形性較正技術を用いた1.2psジッタ完全合成可能完全較正分数N注入同期PLL【JST・京大機械翻訳】

A 1.2ps-jitter fully-synthesizable fully-calibrated fractional-N injection-locked PLL using true arbitrary nonlinearity calibration technique

著者 (15件)： Liu Bangan (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Ngo Huy Cu (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Nakata Kengo (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Deng Wei (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Zhang Yuncheng (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Qiu Junjun (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Yoshioka Torn (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Emmei Jun (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Zhang Haosheng (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Pang Jian (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Narayanan Aravind Tharayil (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Yang Dongsheng (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Liu Hanli (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Okada Kenichi (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan) ,  Matsuzawa Akira (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo, 152-8552, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： CICC  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,65nm CMOSにおける完全合成可能な分数N注入同期PLLを示した。実際の任意の非線形性キャリブレーション方式を,PLLの広範なディジタル較正と共に,合成可能なDTCのために特別に提案した。1.2psと0.3psのRMSジッタは,それぞれ分数Nと整数N動作に対して1GHz出力で達成される。電力消費は2.5mWと2.2mWで,FoMは-234.4dBと-246.7dBに対応した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 電力消費 ,  *注入同期 ,  CMOS ,  ディジタル方式 ,  *非線形性 ,  *ジッタ

分類 (2件)： 半導体集積回路  (NC03162T) ,  発振回路  (NC05020Y)

タイトルに関連する用語 (6件)： 非線形性 ,  較正 ,  ジッタ ,  分数 ,  注入同期 ,  PLL