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J-GLOBAL ID：201802226988849400   整理番号：18A1044324

疑わしいタイミング誤差予測を用いた遅延変動のためのロバストAES回路設計【JST・京大機械翻訳】

Robust AES circuit design for delay variation using suspicious timing error prediction

著者 (3件)： Yahagi Yuki (Dept. of Computer Science and Communications Engineering, Waseda University) ,  Yanagisawa Masao (Dept. of Computer Science and Communications Engineering, Waseda University) ,  Togawa Nozomu (Dept. of Computer Science and Communications Engineering, Waseda University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISOCC  ページ： 101-102  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,遅延変動のためのロバストAES(高度暗号化標準)回路を提案した。著者らの提案したAES回路において,疑わしいタイミング誤差予測回路(STEPCs)とそれらの関連するゲート回路を,タイミング誤差を予測するために通常のAES回路に組み込んだ。STEPCsはモジュール間接続の間に挿入され,したがって,レジスタ間のほとんどすべての信号経路を監視することができ,タイミングエラーを効果的に防ぐことができる。シミュレーション結果は,STEPCsを有する著者らのAES回路が,ちょうど8.05%の面積オーバーヘッドで1.66Xまでオーバーロックできることを実証した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  *回路設計 ,  ゲート回路 ,  *予測 ,  暗号 ,  *ロバスト性 ,  レジスタ
準シソーラス用語： オーバヘッド ,  タイミングエラー ,  *タイミング誤差 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： タイミング誤差 ,  予測 ,  遅延 ,  ロバスト ,  AES ,  回路設計