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J-GLOBAL ID：201802226999496931   整理番号：18A1846620

マルチスレッドプログラムのためのDRAMチャネルインタリービング方式のエネルギー効率の評価

Evaluating Energy-Efficiency of DRAM Channel Interleaving Schemes for Multithreaded Programs

著者 (6件)： IMAMURA Satoshi (Fujitsu Laboratories Ltd.) ,  YASUI Yuichiro (Institute of Mathematics for Industry, Kyushu University) ,  INOUE Koji (Faculty of Information Science and Electrical Engineering, Kyushu University) ,  ONO Takatsugu (Faculty of Information Science and Electrical Engineering, Kyushu University) ,  SASAKI Hiroshi (Department of Computer Science, Columbia University) ,  FUJISAWA Katsuki (Institute of Mathematics for Industry, Kyushu University)
資料名： IEICE Transactions on Information and Systems (Web)  (IEICE Transactions on Information and Systems (Web))
巻： E101.D  号： 9  ページ： 2247-2257(J-STAGE)  発行年： 2018年 
JST資料番号： U0469A  ISSN： 1745-1361  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： サーバプラットフォームの電力消費は,それらに装備したハードウェア資源の量が増加するにつれて増加する。特に,DRAMの容量は増加し続け,DRAMが,現在のサーバにおけるプロセッサよりも高い電力を消費することは稀ではない。従って,DRAMエネルギー消費の低減は,システムレベルのエネルギー消費を低減するための重要な課題である。列バッファ局所性(RBL)とバンクレベル並列性(BLP)の改善がDRAMエネルギー消費を低減するのに有効であることは良く知られているが,実際のサーバに関する予備評価は,RBLが一般的に15のマルチスレッドベンチマークを通して低いことを実証した。本論文では,シミュレータを用いてこれらのベンチマークのメモリアクセスパターンを調べ,複数のメモリチャネルを含む現在のサーバに広く適用されているキャッシュライン-グレインチャネルインタリービング方式は,各ベンチマークが潜在的に所有するRBLに障害を与えることを観察した。この問題を解決するために,列グレインチャネルインタリービング方式に焦点を合わせて,それを3つのキャッシュライン-グレイン方式と比較した。この評価により,他の方式と比較して,DRAMエネルギー消費を,それぞれ,16.7%,12.3%,および5.5%(最大34.7%,28.2%,および12.0%)まで,低減することを示した。(翻訳著者抄録)

シソーラス用語： *マルチスレッド ,  *DRAM ,  インタリービング ,  *エネルギー効率 ,  電力消費 ,  計算機システム ,  ハードウェア ,  エネルギー消費 ,  ベンチマーク
準シソーラス用語： インタリービング【信号】 ,  サーバ【計算機】

著者キーワード (3件)： DRAM ,  アドレスマッピング方式 ,  エネルギー効率

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (35件)：

• [1] Intel, “Intel^® Xeon^® Processor E7-8890 v4.” https://ark.intel.com/products/93790/Intel-Xeon-Processor-E7-8890-v4-60M-Cache-2_20-GHz. Last accessed: March 5, 2018.
• [2] K. Kumar, K. Doshi, M. Dimitrov, and Y.-H. Lu, “Memory Energy Management for an Enterprise Decision Support System,” ISLPED '11, pp.277-282, 2011. 10.1109/islped.2011.5993649
• [3] Z. Zhang, Z. Zhu, and X. Zhang, “A Permutation-based Page Interleaving Scheme to Reduce Row-buffer Conflicts and Exploit Data Locality,” MICRO-33, pp.32-41, 2000. 10.1145/360128.360134
• [4] D. Kaseridis, J. Stuecheli, and L.K. John, “Minimalist Open-page: A DRAM Page-mode Scheduling Policy for the Many-core Era,” MICRO-44, pp.24-35, 2011. 10.1145/2155620.2155624
• [5] S. Rixner, W.J. Dally, U.J. Kapasi, P. Mattson, and J.D. Owens, “Memory Access Scheduling,” ISCA '00, pp.128-138, 2000. 10.1145/339647.339668

タイトルに関連する用語 (6件)： マルチスレッド ,  DRAM ,  チャネル ,  インタリービング ,  エネルギー効率 ,  評価