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J-GLOBAL ID：201802257735533427   整理番号：18A0706496

BREINメモリ:0.6Wで1.4トップを達成する単一チップ二値/三元再構成可能なメモリ深部神経回路網加速器【JST・京大機械翻訳】

BRein Memory: A Single-Chip Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator Achieving 1.4 TOPS at 0.6 W

著者 (11件)： Ando Kota (Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan) ,  Ueyoshi Kodai (Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan) ,  Orimo Kentaro (Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan) ,  Yonekawa Haruyoshi (Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Sato Shimpei (Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Nakahara Hiroki (Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Takamaeda-Yamazaki Shinya (Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan) ,  Ikebe Masayuki (Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan) ,  Asai Tetsuya (Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan) ,  Kuroda Tadahiro (Department of Electronics and Electrical Engineering, Keio University, Yokohama, Japan) ,  Motomura Masato (Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 53  号： 4  ページ： 983-994  発行年： 2018年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 二元/三元の深いニューラルネットワークのための多目的再構成可能な加速器アーキテクチャを提示した。二値/三元ニューラルネットワークの計算の対称性と単純性により維持される外部データアクセスなしのメモリ内ニューラルネットワーク処理は,エネルギー効率を劇的に改善する。プロトタイプチップを製作し,400MHzクロックにおいて0.6W電力消費で1.4TOPS(第1秒)ピーク性能を達成した。応用試験も行った。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 電力消費 ,  ニューラルネットワーク ,  *神経回路網 ,  計算機アーキテクチャ ,  クロック ,  *深部 ,  *加速器 ,  エネルギー効率 ,  *記憶装置 ,  対称性
準シソーラス用語： データアクセス ,  *再構成可能性 , 【Automatic Indexing@JST】

分類 (5件)： 医用情報処理  (JE15030Q) ,  増幅回路  (NC05040U) ,  半導体集積回路  (NC03162T) ,  生体計測  (EL03020C) ,  その他の電子回路  (NC05090X)

タイトルに関連する用語 (6件)： トップ ,  二値 ,  再構成 ,  深部 ,  神経回路網 ,  加速器