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J-GLOBAL ID：201802267987869436   整理番号：18A0838614

プロセッサとアルゴリズム実装を比較するためのエネルギー遅延適合積【JST・京大機械翻訳】

Energy-Delay-FIT Product to compare processors and algorithm implementations

著者 (5件)： Fratin V. (Institute of Informatics, UFRGS, Porto Alegre, Brazil) ,  Oliveira D. (Institute of Informatics, UFRGS, Porto Alegre, Brazil) ,  Navaux P. (Institute of Informatics, UFRGS, Porto Alegre, Brazil) ,  Carro L. (Institute of Informatics, UFRGS, Porto Alegre, Brazil) ,  Rech P. (Institute of Informatics, UFRGS, Porto Alegre, Brazil)
資料名： Microelectronics Reliability  (Microelectronics Reliability)
巻： 84  ページ： 112-120  発行年： 2018年 
JST資料番号： C0530A  ISSN： 0026-2714  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： エネルギー消費と実行時間だけでなく信頼性も考慮して,異なるプロセッサを比較するために,エネルギー遅延積(EDP)計量への拡張を提案した。Energy-Delay-FIT製品(EDFP)は,応用を実行するための最も適切な装置の実用的評価を可能にする。3つの代表的ベンチマークを考察し,EDFPを適用して,Intel Xeon-Phiコプロセッサ,NVIDIA K40Graphics Processing Unit(GPU),およびAMD Kaveri Accelated Processing Unit(APU)を比較した。これらの結果は,HPCプロセッサが高い電力消費を有し,APUよりも崩壊する傾向があることを示した。しかしながら,全体的なトレードオフはHPCプロセッサ効率により減衰され,それらは考慮されたアプリケーションの大部分に対する最も適切な候補となる。さらに,著者らは,NVIDIA GPU上で実行されるように,3つのベンチマークの最適化されていない実装を比較するために,EDFPを使用する。著者らの結果は,単純な実装が,小さな入力サイズに対してのみ,一般的により良いEDFPを有するが,最適化された実装は,GPU資源が飽和されると,より効率的で信頼性があることを示した。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ベンチマーク ,  エネルギー消費 ,  電力消費 ,  *演算プロセッサ ,  *アルゴリズム ,  応用プログラム ,  最適化 ,  コプロセッサ ,  信頼性
準シソーラス用語： 実行時間 , 【Automatic Indexing@JST】

著者キーワード (6件)： エネルギー ,  遅延 ,  適合 ,  比較 ,  アルゴリズム ,  放射線

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： プロセッサ ,  アルゴリズム ,  実装 ,  エネルギー ,  遅延 ,  積