特許
J-GLOBAL ID：201803000445196440
メモリシステムおよび制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人スズエ国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2016-176835
公開番号（公開出願番号）：特開2018-041403
出願日： 2016年09月09日
公開日（公表日）： 2018年03月15日
要約：
【課題】符号化のための付帯情報を低減することができるメモリシステムを実現する。【解決手段】実施形態によれば、メモリシステムは、第1ライトデータのための第1誤り訂正符号を生成し、前記第1ライトデータと前記第1誤り訂正符号との組、または前記第1ライトデータの各ビットが反転された第2ライトデータと前記第1誤り訂正符号の各ビットが反転された第2誤り訂正符号との組のいずれかを、対象のページ場所に書き込む。前記メモリシステムは、読み出し対象のページ場所から読み出されたデータおよび誤り訂正符号を使用して、誤り訂正復号処理を実行する。誤り訂正復号処理で復号失敗が起きた場合、前記メモリシステムは、前記読み出されたデータの各ビットが反転された反転データと前記読み出された誤り訂正符号の各ビットが反転された反転誤り訂正符号とを使用して前記誤り訂正復号処理を再実行する。【選択図】図6
請求項（抜粋）：
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、少なくとも下位ページデータと上位ページデータとを含むデータの複数のページを、前記不揮発性メモリの同一物理ページに割り当てられる少なくとも下位ページと上位ページとを含む複数のページ場所に書き込むコントローラとを具備し、前記コントローラは、
1ページ分のサイズを有する第1ライトデータのための第1誤り訂正符号を生成し、
前記第1ライトデータと前記第1誤り訂正符号とを含むデータ系列に“0”のビットまたは“1”のビットのどちらが多く含まれるかを判定し、
前記判定の結果と、前記第1ライトデータが書き込まれるべき対象のページ場所とに基づいて、前記第1ライトデータと前記第1誤り訂正符号との組、または前記第1ライトデータの各ビットが反転された第2ライトデータと前記第1誤り訂正符号の各ビットが反転された第2誤り訂正符号との組のいずれかを前記対象のページ場所に書き込み、
前記不揮発性メモリ内の読み出し対象のページ場所からデータおよび誤り訂正符号を読み出し、前記読み出されたデータと前記読み出された誤り訂正符号とを使用して、前記読み出されたデータの誤り訂正のための誤り訂正復号処理を実行し、
前記誤り訂正復号処理で復号失敗が起きた場合、前記読み出されたデータの各ビットが反転された反転データと前記読み出された誤り訂正符号の各ビットが反転された反転誤り訂正符号とを使用して前記誤り訂正復号処理を再実行するように構成されている、
メモリシステム。
IPC (5件)：
G06F 11/10
, G06F 12/04
, G11C 16/02
, G11C 16/04
, G11C 16/06
G06F11/10 672
, G06F12/04 530
, G11C17/00 611D
, G11C17/00 622E
, G11C17/00 641
, G11C17/00 639C
5B001AA03
, 5B001AB02
, 5B001AD03
, 5B060DA08
, 5B160DA08
, 5B225BA02
, 5B225CA11
, 5B225DB00
, 5B225DE08
, 5B225DE09
, 5B225EA05
, 5B225FA01
