特許

J-GLOBAL ID：201803001772430312

半導体超接合パワーデバイス及びその製造方法

発明者： 劉 磊 ,  袁 願林 ,  王 鵬飛 ,  劉 偉 ,  ▲きょう▼ 軼
出願人/特許権者： 蘇州東微半導体有限公司
代理人 (1件)： 特許業務法人磯野国際特許商標事務所
公報種別：公表公報
出願番号（国際出願番号）：特願2017-553301
公開番号（公開出願番号）：特表2018-505566
出願日： 2016年04月08日
公開日（公表日）： 2018年02月22日
要約：

【課題】本出願は、半導体超接合パワーデバイス及びその製造方法に関する。【解決手段】超接合パワーデバイスは、終端領域及びセル領域を含み、セル領域は、基板エピタキシャル層内のドレイン領域、JFET領域及び複数の柱状エピタキシャルドーピング領域を含み、複数の柱状エピタキシャルドーピング領域における各柱状エピタキシャルドーピング領域の頂部に、ボディ領域がそれぞれ設けられ、ボディ領域は、2種以上の異なる幅を有し、ボディ領域内にソース領域が設けられ、ボディ領域とJFET領域上にゲート酸化層が設けられ、ゲート酸化層上にゲート電極が設けられている。超接合パワーデバイスは、異なる幅を有するボディ領域構造を使用することにより、超接合パワーデバイスのオン・オフ時のゲート-ドレイン間容量の急変速度を低減し、ゲート-ドレイン間容量の急変によるゲート電圧の振動を低減することができる。【選択図】図3

請求項（抜粋）：

終端領域及びセル領域を含み、前記セル領域は、基板エピタキシャル層内のドレイン領域、JFET領域及び複数の柱状エピタキシャルドーピング領域を含み、前記複数の柱状エピタキシャルドーピング領域における各柱状エピタキシャルドーピング領域の頂部に、ボディ領域がそれぞれ設けられている半導体超接合パワーデバイスであって、 前記ボディ領域は、2種以上の異なる幅を有し、前記ボディ領域内にソース領域が設けられ、前記ボディ領域とJFET領域との上にゲート酸化層が設けられ、前記ゲート酸化層の上にゲート電極が設けられている、ことを特徴とする半導体超接合パワーデバイス。

IPC (6件)：

H01L 29/78 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/823 ,  H01L 27/06 ,  H01L 27/088

FI (12件)：

H01L29/78 652H ,  H01L29/78 652C ,  H01L29/78 652K ,  H01L29/78 652G ,  H01L27/04 P ,  H01L27/06 102A ,  H01L27/088 E ,  H01L27/088 C ,  H01L27/088 B ,  H01L27/04 A ,  H01L29/78 652N ,  H01L29/78 657Z

Fターム (26件)：

5F038AR09 ,  5F038CA02 ,  5F038CA09 ,  5F038CD13 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ18 ,  5F038EZ20 ,  5F048AC01 ,  5F048AC06 ,  5F048AC09 ,  5F048AC10 ,  5F048BA01 ,  5F048BB02 ,  5F048BB05 ,  5F048BB11 ,  5F048BC01 ,  5F048BC02 ,  5F048BC03 ,  5F048BC12 ,  5F048BE09 ,  5F048BF15 ,  5F048BF16 ,  5F048BF18 ,  5F048CB06

引用特許：

審査官引用 (5件)

• 半導体素子
  公報種別：公開公報   出願番号：特願2001-318796   出願人：富士電機株式会社
• DMOSFETおよびプレーナ型MOSFET
  公報種別：公開公報   出願番号：特願2005-243547   出願人：株式会社ルネサステクノロジ
• 炭化珪素半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2002-041704   出願人：日産自動車株式会社
• 半導体集積回路装置の製造方法
  公報種別：公開公報   出願番号：特願2014-225792   出願人：ルネサスエレクトロニクス株式会社
• 半導体装置およびその製造方法、ならびに電源装置
  公報種別：公開公報   出願番号：特願2010-190557   出願人：ルネサスエレクトロニクス株式会社