特許
J-GLOBAL ID：201803014984238238
演算処理装置及び演算処理装置の制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2016-125576
公開番号（公開出願番号）：特開2017-228213
出願日： 2016年06月24日
公開日（公表日）： 2017年12月28日
要約：
【課題】演算命令を繰り返し実行させる場合に演算に寄与しない無駄な命令サイクルを削減し、演算の実行効率を向上させることができる演算処理装置を提供する。【解決手段】複数の命令を記憶する記憶部と、デコード対象の命令を計数値により特定する計数部と、記憶部から計数値に基づいて読み出された命令をデコードするデコード部と、デコードした命令が繰り返し命令である場合、繰り返し命令の後続の命令のうち、指定される命令数分の繰り返し対象命令を指定される繰り返し回数だけ繰り返すように計数部の計数値を更新させるとともに、2回目以降に繰り返し実行する繰り返し対象命令の被演算対象である更新オペランドを生成し、2回目以降の繰り返し対象命令を実行する場合、2回目以降の繰り返し対象命令のオペランドを生成した更新オペランドにそれぞれ更新して出力する制御部とを有する。【選択図】図2
請求項（抜粋）：
複数の命令を記憶する記憶部と、
デコード対象の命令を計数値により特定する計数部と、
前記記憶部から前記計数値に基づいて読み出された命令をデコードするデコード部と、
前記デコード部がデコードした命令が繰り返し命令である場合、前記繰り返し命令の後続の命令のうち、指定される命令数分の繰り返し対象命令を指定される繰り返し回数だけ繰り返すように前記計数部の計数値を更新させるとともに、2回目以降に繰り返し実行する繰り返し対象命令の被演算対象である更新オペランドを生成し、2回目以降の繰り返し対象命令を実行する場合、前記2回目以降の繰り返し対象命令のオペランドを生成した更新オペランドにそれぞれ更新して出力する制御部とを有する演算処理装置。
IPC (2件)：
FI (2件)：
G06F9/32 330A
, G06F9/36 320
5B033CA11
, 5B033DA01
, 5B033DA17
