特許
J-GLOBAL ID：201803016359603826

ビット線プリチャージ電圧が低減されたSRAMビットセル

発明者：
ジェームズ ディ.バーネット

ジェームズ ディ.バーネット について

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ペリー エイチ.ペリー

ペリー エイチ.ペリー について


出願人/特許権者：
エヌエックスピー ユーエスエイ インコーポレイテッド

エヌエックスピー ユーエスエイ インコーポレイテッド について


代理人 (1件)： 本田 淳
公報種別：特許公報
出願番号（国際出願番号）：特願2013-145321
公開番号（公開出願番号）：特開2014-022032
特許番号：特許第6238431号
出願日： 2013年07月11日
公開日（公表日）： 2014年02月03日
請求項（抜粋）：
【請求項1】メモリデバイスであって 複数のビットセルを備え、該ビットセルは、 PMOSトランジスタおよびNMOSトランジスタを含む第1のインバータと、 PMOSトランジスタおよびNMOSトランジスタを含む第2のインバータと、ここで、前記第2のインバータは前記第1のインバータと交差結合され、 パストランジスタとして前記第1のインバータおよび前記第2のインバータに結合された第1の低閾値電圧金属酸化膜半導体電界効果トランジスタ(MOSFET)と、 パストランジスタとして前記第1のインバータおよび前記第2のインバータに結合された第2の低閾値電圧MOSFETとを含み、ここで、前記第1の低閾値電圧MOSFETおよび前記第2の低閾値電圧MOSFETの閾値電圧は、ビットセルの書き込みパフォーマンスを向上させるべく、前記第1のインバータおよび前記第2のインバータのNMOSトランジスタの閾値電圧よりも実質的に小さい、前記複数のビットセルと、 プリチャージ動作中に選択されたビット線に約1/2VDDを提供するように結合される電源電圧(VDD)とを含み、前記第1の低閾値電圧MOSFETおよび前記第2の低閾値電圧MOSFETにより向上された書き込みパフォーマンスを提供しつつ、読み出し動作中のビットセルの安定性の測度である静的雑音余裕(SNM)を向上させるべく、前記第1のインバータにおける前記PMOSトランジスタおよび前記NMOSトランジスタの相互コンダクタンスはほぼ等しく、前記第2のインバータにおける前記PMOSトランジスタおよび前記NMOSトランジスタの相互コンダクタンスはほぼ等しい、メモリデバイス。
IPC (1件)：
G11C 11/419 ( 200 6.01)
FI (1件)：
G11C 11/419 120
引用特許：
出願人引用 (5件)
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審査官引用 (9件)
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