特許
J-GLOBAL ID：201803018006031686
バースト許容判定帰還等化
発明者：
,
出願人/特許権者：
代理人 (5件)：
稲葉 良幸
, 大貫 敏史
, 江口 昭彦
, 内藤 和彦
, 佐藤 睦
公報種別：公表公報
出願番号（国際出願番号）：特願2017-559855
公開番号（公開出願番号）：特表2018-530799
出願日： 2016年07月22日
公開日（公表日）： 2018年10月18日
要約：
【課題】 集積回路装置間で伝達される信号の等化に関する。【解決手段】 第1のデータビットシーケンスは、ビット時間間隔の第1のシーケンス中に、信号受信機の記憶素子にシフトされ、メモリアクセスコマンドは、第2のデータビットシーケンスが、ビット時間間隔の第2のシーケンス中に信号受信機内で受信されることになることを示す。シフトレジスタ記憶素子の内容は、1つ又は複数のビット時間間隔が、ビット時間間隔の第1及び第2のシーケンス間に発生するかどうかに依存して、所定のシードビットセットで、条件付きで上書きされる。シフトレジスタ記憶素子の内容に少なくとも部分的に基づいて生成された等化信号は、第2のデータビットシーケンスにおける1つ又は複数のビットを表すそれぞれの信号レベルを調整するために用いられる。【選択図】 図1
請求項（抜粋）：
集積回路装置内の動作方法であって、
ビット時間間隔の第1のシーケンス中に、第1のデータビットシーケンスをシフトレジスタの記憶素子にシフトすることと、
第2のデータビットシーケンスが、ビット時間間隔の第2のシーケンス中に、外部データシグナリング経路を介して、前記集積回路装置内で受信されることになることを示すメモリアクセスコマンドを受信することと、
前記メモリアクセスコマンドと先行するメモリアクセスコマンドとの間の時間的なオフセットに少なくとも部分的に基づいて、1つ又は複数のビット時間間隔が、ビット時間間隔の前記第1及び第2のシーケンス間に発生するかどうかを判定することと、
1つ又は複数のビット時間間隔が、ビット時間間隔の前記第1及び第2のシーケンス間に発生する場合に、所定のシードビットセットで前記シフトレジスタ記憶素子の内容に上書きすることと、
前記シフトレジスタ記憶素子の内容に少なくとも部分的に基づいて、複数の等化信号を生成することと、
前記複数の等化信号に基づいて、前記第2のデータビットシーケンスの1つ又は複数のビットを表すそれぞれの信号レベルを調整することと、
を含む方法。
IPC (3件)：
G06F 12/00
, H04L 25/03
, H04B 3/06
G06F12/00 564D
, H04L25/03 C
, H04B3/06 A
5B160CC01
, 5K029DD04
, 5K029HH05
, 5K029LL16
, 5K046EE06
, 5K046EE10
, 5K046EE19
