特許
J-GLOBAL ID：201803020077021430

半導体装置

発明者：
川野 明弘

川野 明弘 について

, 
大野 智基

大野 智基 について

, 
森垣 文博

森垣 文博 について


出願人/特許権者：
住友電工デバイス・イノベーション株式会社

住友電工デバイス・イノベーション株式会社 について


代理人 (3件)： 長谷川 芳樹 ,  黒木 義樹 ,  ▲高▼木 邦夫
公報種別：公開公報
出願番号（国際出願番号）：特願2016-255233
公開番号（公開出願番号）：特開2018-107387
出願日： 2016年12月28日
公開日（公表日）： 2018年07月05日
要約：
【課題】アイソレーションの劣化を発生させないようにメタルパターンを追加して、半導体装置の小型化を図る方法を提供する。【解決手段】半導体装置は、第1リードと、第2リードと、パッケージ枠体と、パッケージ枠体上に配置され、その上に第1リードが接合される第1メタライズパターンと、パッケージ枠体上に配置され、その上に第2リードと接続されるとともに、第1リードから露出する第1メタライズパターンの領域に比べて、第2リードから露出した領域が大きい延長領域を有する第2メタライズパターンと、第1リードと接続される第1整合素子と、整合素子と第2リードとの間に接続される半導体チップと、を備えている。【選択図】図1
請求項（抜粋）：
第1リードと、 第2リードと、 パッケージ枠体と、 前記パッケージ枠体上に配置され、その上に前記第1リードが接合される第1メタライズパターンと、 前記パッケージ枠体上に配置され、その上に前記第2リードと接続されるとともに、前記第1リードから露出する前記第1メタライズパターンの領域に比べて、前記第2リードから露出した領域が大きい延長領域を有する第2メタライズパターンと、 前記第1リードと接続される第1整合素子と、 前記整合素子と前記第2リードとの間に接続される半導体チップと、 を備える半導体装置。
IPC (5件)：
H01L 23/02 ,  H01L 23/04 ,  H01L 23/10 ,  H01L 23/08 ,  H01L 23/12
FI (5件)：
H01L23/02 H ,  H01L23/04 E ,  H01L23/10 B ,  H01L23/08 C ,  H01L23/12 301C
引用特許：
出願人引用 (4件)
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審査官引用 (2件)

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