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J-GLOBAL ID：201902265086674575   整理番号：19A2744929

FD-SOI技術におけるESD保護のための薄膜シリコンBiMOSデバイスのトポロジーと設計研究【JST・京大機械翻訳】

Topology and design investigation on thin film silicon BIMOS device for ESD protection in FD-SOI technology

著者 (9件)： Galy Ph. (STMicroelectronics, 850 rue Jean Monnet, 38920 Crolles, France) ,  de Conti L. (STMicroelectronics, 850 rue Jean Monnet, 38920 Crolles, France) ,  de Conti L. (IMEP, 3 Parvis Louis Neel, CS 50257, 38016 Grenoble Cedex 1, France) ,  de Conti L. (CEA LETI, 17 Avenue des martyrs, 38054 Grenoble Cedex 9, France) ,  Delahaye G. (STMicroelectronics, 850 rue Jean Monnet, 38920 Crolles, France) ,  Delahaye G. (TIMA - CNRS/Universite Grenoble-Alpes/Grenoble INP, 46 Avenue Felix Viallet, 3800 Grenoble, France) ,  Anghel L. (TIMA - CNRS/Universite Grenoble-Alpes/Grenoble INP, 46 Avenue Felix Viallet, 3800 Grenoble, France) ,  Vinet M. (CEA LETI, 17 Avenue des martyrs, 38054 Grenoble Cedex 9, France) ,  Cristoloveanu S. (IMEP, 3 Parvis Louis Neel, CS 50257, 38016 Grenoble Cedex 1, France)
資料名： Microelectronics Reliability  (Microelectronics Reliability)
巻： 100-101  ページ： Null  発行年： 2019年 
JST資料番号： C0530A  ISSN： 0026-2714  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 静電放電(ESD)保護は,絶縁体(FD-SOI)CMOS技術における完全空乏化シリコンのための挑戦である。今日,いくつかの効率的でロバストな解が利用可能である。最適化された解のフレームワークにおいて,そのトポロジーと設計に従って保護を研究することは興味深い。最初に,本研究は,標準トポロジーと最適化されたボディアクセスを有する薄いシリコン膜バイポーラMOS(BIMOS)デバイスの3D TCAD分析に基づいている。次に,新しい装置を追加するか,寄生素子を調整することによって,設計を修正する。目的は,デバイス挙動をより良く理解し,性能を押すことである。さらに,シリコン実証装置を作製し,特性化し,研究した。各設計には利点と欠点があり,最終的な実装に従って選択されるべきであると思われる。提案した設計は,適応により他の技術ノードにもポートできる。Copyright 2019 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： キャラクタリゼーション ,  ロバスト性 ,  絶縁体 ,  *薄膜 ,  *ケイ素 ,  *位相幾何学 ,  三次元 ,  ポート ,  最適化
準シソーラス用語： 寄生要素 ,  TCAD ,  シリコン膜 ,  情報へのアクセス ,  静電気放電 ,  *ESD保護 , 【Automatic Indexing@JST】

分類 (2件)： トランジスタ  (NC03070N) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (7件)： SOI技術 ,  ESD保護 ,  薄膜 ,  シリコン ,  トポロジー ,  設計 ,  研究