文献

J-GLOBAL ID：201902270088019853   整理番号：19A0183714

非2進展開に基づくAD変換器のデジタル回路部面積削減手法

Area Reduction Technique for Digital Circuit Part in Non-Binary Analog-to-Digital Converter

著者 (3件)： 進藤佑司 (東京都市大学) ,  瀬戸謙修 (東京都市大学) ,  San Hao (東京都市大学)
資料名： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
巻： 139  号： 1  ページ： 76-82(J-STAGE)  発行年： 2019年 
JST資料番号： S0810A  ISSN： 0385-4221  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： β拡張ベースのアナログ-デジタル変換器(ADC)におけるデジタル回路部の面積削減手法を提案した。従来のβ拡張ベースのADCのデジタル部分は,ルックアップテーブル(LUT)を使用して有効なβ値を推定し,アナログ部分からの非バイナリデジタル出力をバイナリコードに変換した。残念ながら,ADCの変換分解能(ビット数)を大きくすると,LUTのチップ面積が増加した。本検討では,Newton法により実効β値を推定し,非2進数をLUTなしの2進数に直接変換した。その結果,ADCの変換分解能を上げた場合,提案した手法は従来のLUTベースの手法と比較してデジタル部の面積の増加を抑制することができた。(翻訳著者抄録)

シソーラス用語： *AD変換器 ,  *ディジタル回路 ,  *面積 ,  ルックアップテーブル ,  符号 ,  数 ,  分解能 ,  変換
準シソーラス用語： バイナリコード ,  二進数

著者キーワード (4件)： アド変換 ,  高位 ,  AD変換器 ,  高レベル合成

分類 (1件)： AD・DA変換回路  (NC05080M)

引用文献 (5件)：

• (1) H. San, R. Sugawara, M. Hotta, T. Matsuura, and K. Aihara: “A 12-bit 1.25MS/s Area-Efficient Radix-Value Self-Estimated Non-Binary Cyclic ADC with Relaxed Requirements on Analog Components”, IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E100-A, No. 2, pp. 534-540 (2017)
• (2) 伊理正夫・藤野和建:「数値計算の常識」, 共立出版 (1985)
• (3) NanGate FreePDK45 Open Cell Library, http://www.nangate.com
• (4) R. Sugawara, H. San, K. Aihara, and M. Hotta: “Experimental Implementation of Non-binary Cyclic ADCs with Radix-value Estimation Algorithm”, IEICE Trans. on Electronics, Vol. E97-C, No. 4, pp. 308-315 (2014)
• (5) 後藤公男:「詳解・ディジタルIC回路(下)」, ラジオ技術社 (1981)

タイトルに関連する用語 (5件)： 進展 ,  AD変換器 ,  デジタル回路 ,  面積 ,  手法